論文の概要: An Efficient Accelerator Design Methodology for Deformable Convolutional Networks

• arxiv url: http://arxiv.org/abs/2006.05238v2
• Date: Sat, 13 Jun 2020 10:40:25 GMT
• ステータス: 処理完了
• システム内更新日: 2022-11-23 15:04:44.672468
• Title: An Efficient Accelerator Design Methodology for Deformable Convolutional Networks
• Title（参考訳）: 変形可能な畳み込みネットワークのための効率的な加速器設計手法
• Authors: Saehyun Ahn, Jung-Woo Chang, and Suk-Ju Kang
• Abstract要約: FPGA上での変形可能な畳み込みを高速化する新しい手法を提案する。 受容場を最適化することにより、受容場の最大サイズを12.6倍に圧縮することができる。 我々の加速器は最先端の加速器で最大17.25倍のスピードアップを達成した。
• 参考スコア（独自算出の注目度）: 16.392643034008348
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Deformable convolutional networks have demonstrated outstanding performance in object recognition tasks with an effective feature extraction. Unlike standard convolution, the deformable convolution decides the receptive field size using dynamically generated offsets, which leads to an irregular memory access. Especially, the memory access pattern varies both spatially and temporally, making static optimization ineffective. Thus, a naive implementation would lead to an excessive memory footprint. In this paper, we present a novel approach to accelerate deformable convolution on FPGA. First, we propose a novel training method to reduce the size of the receptive field in the deformable convolutional layer without compromising accuracy. By optimizing the receptive field, we can compress the maximum size of the receptive field by 12.6 times. Second, we propose an efficient systolic architecture to maximize its efficiency. We then implement our design on FPGA to support the optimized dataflow. Experimental results show that our accelerator achieves up to 17.25 times speedup over the state-of-the-art accelerator.
• Abstract（参考訳）: 変形可能な畳み込みネットワークは、効果的な特徴抽出によるオブジェクト認識タスクにおいて優れた性能を示した。 標準の畳み込みとは異なり、変形可能な畳み込みは動的に生成されたオフセットを使って受容野のサイズを決定する。 特に、メモリアクセスパターンは空間的にも時間的にも異なるため、静的な最適化は効果的ではない。 したがって、ナイーブな実装は過剰なメモリフットプリントにつながる。 本稿では,FPGA上の変形可能な畳み込みを高速化する新しい手法を提案する。 まず, 変形可能な畳み込み層における受容場の大きさを, 精度を損なうことなく低減する新しい学習法を提案する。 受容場を最適化することにより、受容場の最大サイズを12.6倍に圧縮することができる。 第2に,効率を最大化するための効率的なシストリックアーキテクチャを提案する。 次に、最適化されたデータフローをサポートするためにFPGAに設計を実装します。 実験の結果,我々の加速器は最先端の加速器よりも最大17.25倍のスピードアップを達成した。

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