Fugu-MT 論文翻訳(概要): BRDS: An FPGA-based LSTM Accelerator with Row-Balanced Dual-Ratio Sparsification

論文の概要: BRDS: An FPGA-based LSTM Accelerator with Row-Balanced Dual-Ratio Sparsification

arxiv url: http://arxiv.org/abs/2101.02667v1
Date: Thu, 7 Jan 2021 18:23:48 GMT
ステータス: 処理完了
システム内更新日: 2021-04-10 13:26:30.432940
Title: BRDS: An FPGA-based LSTM Accelerator with Row-Balanced Dual-Ratio Sparsification
Title（参考訳）: BRDS:Row-Balanced Dual-Ratio Sparsificationを用いたFPGAベースのLSTM加速器
Authors: Seyed Abolfazl Ghasemzadeh, Erfan Bank Tavakoli, Mehdi Kamal, Ali Afzali-Kusha, Massoud Pedram
Abstract要約: エネルギー消費を低減し、Long Short-Term Memory (LSTM) ニューラルネットワークアクセラレータの速度を改善するためのハードウェアフレンドリーなプランニングアルゴリズムを提示する。その結果、提案された加速器は最大272%の有効GOPS/Wを提供することができ、パープレキシティエラーはPTBデータセットの1.4%まで低減される。
参考スコア（独自算出の注目度）: 3.3711251611130337
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: In this paper, first, a hardware-friendly pruning algorithm for reducing energy consumption and improving the speed of Long Short-Term Memory (LSTM) neural network accelerators is presented. Next, an FPGA-based platform for efficient execution of the pruned networks based on the proposed algorithm is introduced. By considering the sensitivity of two weight matrices of the LSTM models in pruning, different sparsity ratios (i.e., dual-ratio sparsity) are applied to these weight matrices. To reduce memory accesses, a row-wise sparsity pattern is adopted. The proposed hardware architecture makes use of computation overlapping and pipelining to achieve low-power and high-speed. The effectiveness of the proposed pruning algorithm and accelerator is assessed under some benchmarks for natural language processing, binary sentiment classification, and speech recognition. Results show that, e.g., compared to a recently published work in this field, the proposed accelerator could provide up to 272% higher effective GOPS/W and the perplexity error is reduced by up to 1.4% for the PTB dataset.
Abstract（参考訳）: 本稿では,まず,エネルギー消費を低減し,長期短期記憶(lstm)ニューラルネットワーク加速器の高速化を図るハードウェアフレンドリーな刈り取りアルゴリズムを提案する。次に,提案アルゴリズムに基づくプルーンドネットワークの効率的な実行のためのFPGAベースのプラットフォームを提案する。刈り込みにおけるLSTMモデルの2つの重み行列の感度を考慮し、これらの重み行列に異なる疎度比(二重比疎度)を適用する。メモリアクセスを減らすために、行毎のスパーシティパターンを採用する。提案するハードウェアアーキテクチャは計算オーバーラップとパイプライニングを利用して低消費電力と高速を実現する。提案手法の有効性を,自然言語処理,二項感情分類,音声認識のベンチマークで評価した。その結果、例えばこの分野で最近発表された研究と比較すると、提案された加速器は最大272%の効果的なGOPS/Wを提供し、PSBデータセットのパープレキシティエラーを最大1.4%削減できることがわかった。

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