論文の概要: HAO: Hardware-aware neural Architecture Optimization for Efficient Inference

• arxiv url: http://arxiv.org/abs/2104.12766v1
• Date: Mon, 26 Apr 2021 17:59:29 GMT
• ステータス: 処理完了
• システム内更新日: 2021-04-27 16:18:57.138528
• Title: HAO: Hardware-aware neural Architecture Optimization for Efficient Inference
• Title（参考訳）: HAO:効率的な推論のためのハードウェア対応ニューラルアーキテクチャ最適化
• Authors: Zhen Dong, Yizhao Gao, Qijing Huang, John Wawrzynek, Hayden K.H. So, Kurt Keutzer
• Abstract要約: ニューラルネットワーク探索アルゴリズムの設計空間を縮小するための整数プログラミングアルゴリズムを開発する。 私たちのアルゴリズムは、フレームレート50でImageNetの72.5%のトップ-1精度を達成し、MnasNetよりも60%高速で、比較精度でFBNetよりも135%高速です。
• 参考スコア（独自算出の注目度）: 25.265181492143107
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Automatic algorithm-hardware co-design for DNN has shown great success in improving the performance of DNNs on FPGAs. However, this process remains challenging due to the intractable search space of neural network architectures and hardware accelerator implementation. Differing from existing hardware-aware neural architecture search (NAS) algorithms that rely solely on the expensive learning-based approaches, our work incorporates integer programming into the search algorithm to prune the design space. Given a set of hardware resource constraints, our integer programming formulation directly outputs the optimal accelerator configuration for mapping a DNN subgraph that minimizes latency. We use an accuracy predictor for different DNN subgraphs with different quantization schemes and generate accuracy-latency pareto frontiers. With low computational cost, our algorithm can generate quantized networks that achieve state-of-the-art accuracy and hardware performance on Xilinx Zynq (ZU3EG) FPGA for image classification on ImageNet dataset. The solution searched by our algorithm achieves 72.5% top-1 accuracy on ImageNet at framerate 50, which is 60% faster than MnasNet and 135% faster than FBNet with comparable accuracy.
• Abstract（参考訳）: DNNの自動設計はFPGA上でのDNNの性能向上に大きく貢献している。 しかし、ニューラルネットワークアーキテクチャとハードウェアアクセラレータ実装の難解な検索スペースのため、このプロセスは依然として困難である。 従来のハードウェア対応ニューラルアーキテクチャサーチ(NAS)アルゴリズムと異なり、高価な学習ベースのアプローチに依存しているため、我々は整数プログラミングを検索アルゴリズムに組み込んで設計空間を創出する。 ハードウェアリソースの制約が与えられた場合、整数プログラミングの定式化は、遅延を最小限に抑えるDNNサブグラフをマッピングするための最適なアクセラレータ構成を直接出力する。 異なる量子化スキームを持つdnnサブグラフに対する精度予測器を用いて精度・相対性パレートフロンティアを生成する。 計算コストの低いアルゴリズムでは, Xilinx Zynq (ZU3EG) FPGA 上で画像分類のための最先端の精度とハードウェア性能を実現する量子ネットワークを生成することができる。 このアルゴリズムによって探索された解は、フレームレート50でImageNetの72.5%のトップ-1精度を達成し、これはMnasNetより60%速く、FBNetより135%速く、精度は同等である。

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