論文の概要: Pulse-efficient circuit transpilation for quantum applications on cross-resonance-based hardware

• arxiv url: http://arxiv.org/abs/2105.01063v1
• Date: Mon, 3 May 2021 17:59:55 GMT
• ステータス: 処理完了
• システム内更新日: 2023-04-01 17:51:08.812413
• Title: Pulse-efficient circuit transpilation for quantum applications on cross-resonance-based hardware
• Title（参考訳）: クロス共振型ハードウェアにおける量子応用のためのパルス効率回路トランスパイル
• Authors: Nathan Earnest, Caroline Tornow, Daniel J. Egger
• Abstract要約: ノイズの多い量子ハードウェアのためのパルス効率の回路トランスパイレーションフレームワークを示す。 これは、クロス共振パルスをスケーリングし、各パルスをゲートとして露光することで、トランスパイラによる冗長な単一ビット操作を除去する。 我々は、IBM量子デバイス上のRZZ(theta)および任意のSU(4)ゲートの精度50%の誤差低減を観測する。
• 参考スコア（独自算出の注目度）: 0.8057006406834467
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We show a pulse-efficient circuit transpilation framework for noisy quantum hardware. This is achieved by scaling cross-resonance pulses and exposing each pulse as a gate to remove redundant single-qubit operations with the transpiler.Crucially, no additional calibration is needed to yield better results than a CNOT-based transpilation. This pulse-efficient circuit transpilation therefore enables a better usage of the finite coherence time without requiring knowledge of pulse-level details from the user. As demonstration, we realize a continuous family of cross-resonance-based gates for SU(4) by leveraging Cartan's decomposition. We measure the benefits of a pulse-efficient circuit transpilation with process tomography and observe up to a 50% error reduction in the fidelity of RZZ({\theta}) and arbitrary SU(4) gates on IBM Quantum devices.We apply this framework for quantum applications by running circuits of the Quantum Approximate Optimization Algorithm applied to MAXCUT. For an 11 qubit non-hardware native graph, our methodology reduces the overall schedule duration by up to 52% and errors by up to 38%
• Abstract（参考訳）: ノイズの多い量子ハードウェアのためのパルス効率回路トランスパイレーションフレームワークを示す。 これは、クロス共振パルスをスケーリングし、各パルスをゲートとして露光してトランスパイラによる冗長な単一ビット操作を除去することで実現される。 このパルス効率の回路トランスパイレーションは、ユーザからパルスレベルの詳細を知る必要なく、有限コヒーレンス時間をよりよく使用することができる。 実演として,カルタン分解を利用したsu(4)の相互共振型ゲートの連続的なファミリーを実現する。 本稿では,RZZ({\theta})と任意のSU(4)ゲートの誤差を最大50%低減したプロセストモグラフィによるパルス効率回路トランスパイレーションの利点をIBM量子デバイス上で測定し,MAXCUTに適用した量子近似最適化アルゴリズムの回路を動作させることにより量子応用に適用する。 11量子ビットの非ハードウェアネイティブグラフでは,提案手法はスケジュール全体の持続時間を最大52%,エラーを最大38%削減する。

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