論文の概要: A Connected Component Labelling algorithm for multi-pixel per clock cycle video strea

• arxiv url: http://arxiv.org/abs/2105.09658v1
• Date: Thu, 20 May 2021 10:43:58 GMT
• ステータス: 処理完了
• システム内更新日: 2021-05-21 13:27:27.819183
• Title: A Connected Component Labelling algorithm for multi-pixel per clock cycle video strea
• Title（参考訳）: クロックサイクルビデオストレア毎に複数画素を接続するコンポーネントラベリングアルゴリズム
• Authors: Marcin Kowalczyk and Tomasz Kryjak
• Abstract要約: 本稿では、reprogammable logicにおけるコネクテッドコンポーネントラベリング(CCL)モジュールのハードウェア実装について述べる。 主な斬新さは「フル」、すなわち、単純化なしに4ピクセル毎クロックフォーマット(4 ppc)をサポートし、4K/UltraHDビデオストリーム(3840 x 2160 ピクセル)を毎秒60フレームでリアルタイムに処理できることである。 提案モジュールは,ZCU104評価ボード上のXilinx Zynq Ultrascale+ MPSoCチップ上で,シミュレーションおよびハードウェア上で検証された。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: This work describes the hardware implementation of a connected component labelling (CCL) module in reprogammable logic. The main novelty of the design is the "full", i.e. without any simplifications, support of a 4 pixel per clock format (4 ppc) and real-time processing of a 4K/UltraHD video stream (3840 x 2160 pixels) at 60 frames per second. To achieve this, a special labelling method was designed and a functionality that stops the input data stream in order to process pixel groups which require writing more than one merger into the equivalence table. The proposed module was verified in simulation and in hardware on the Xilinx Zynq Ultrascale+ MPSoC chip on the ZCU104 evaluation board.
• Abstract（参考訳）: 本稿では、reprogammable logicにおけるコネクテッドコンポーネントラベリング(CCL)モジュールのハードウェア実装について述べる。 デザインの主な特徴は「フル」、すなわち「フル」である。 単純化なしでは、1クロック4ピクセル (4 ppc) をサポートし、4K/UltraHDビデオストリーム (3840 x 2160 ピクセル) を毎秒60フレームでリアルタイムに処理できる。 これを実現するため,同値表への1つ以上のマージを必要とする画素群を処理するために,入力データストリームを停止する特別なラベル付け手法と機能を実装した。 提案モジュールは,ZCU104評価ボード上のXilinx Zynq Ultrascale+ MPSoCチップ上で,シミュレーションおよびハードウェア上で検証された。

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