論文の概要: Fast and Scalable Computation of the Forward and Inverse Discrete
Periodic Radon Transform
- arxiv url: http://arxiv.org/abs/2112.13149v1
- Date: Fri, 24 Dec 2021 22:33:13 GMT
- ステータス: 処理完了
- システム内更新日: 2021-12-29 11:11:58.461535
- Title: Fast and Scalable Computation of the Forward and Inverse Discrete
Periodic Radon Transform
- Title（参考訳）: 前・逆離散周期ラドン変換の高速かつスケーラブルな計算法
- Authors: Cesar Carranza, Daniel Llamocca, and Marios Pattichis
- Abstract要約: 離散周期ラドン変換(DPRT)は、投影からの画像再構成を含むアプリケーションで広く使われている。
この原稿は、前方および逆DPRTの計算に高速でスケーラブルなアプローチを導入している。
- 参考スコア（独自算出の注目度）: 2.2940141855172027
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: The Discrete Periodic Radon Transform (DPRT) has been extensively used in
applications that involve image reconstructions from projections. This
manuscript introduces a fast and scalable approach for computing the forward
and inverse DPRT that is based on the use of: (i) a parallel array of
fixed-point adder trees, (ii) circular shift registers to remove the need for
accessing external memory components when selecting the input data for the
adder trees, (iii) an image block-based approach to DPRT computation that can
fit the proposed architecture to available resources, and (iv) fast
transpositions that are computed in one or a few clock cycles that do not
depend on the size of the input image. As a result, for an $N\times N$ image
($N$ prime), the proposed approach can compute up to $N^{2}$ additions per
clock cycle. Compared to previous approaches, the scalable approach provides
the fastest known implementations for different amounts of computational
resources. For example, for a $251\times 251$ image, for approximately $25\%$
fewer flip-flops than required for a systolic implementation, we have that the
scalable DPRT is computed 36 times faster. For the fastest case, we introduce
optimized architectures that can compute the DPRT and its inverse in just
$2N+\left\lceil \log_{2}N\right\rceil+1$ and $2N+3\left\lceil
\log_{2}N\right\rceil+B+2$ cycles respectively, where $B$ is the number of bits
used to represent each input pixel. On the other hand, the scalable DPRT
approach requires more 1-bit additions than for the systolic implementation and
provides a trade-off between speed and additional 1-bit additions. All of the
proposed DPRT architectures were implemented in VHDL and validated using an
FPGA implementation.
- Abstract（参考訳）: 離散周期ラドン変換(DPRT)は、投影からの画像再構成を含むアプリケーションで広く使われている。
この原稿では、以下の方法に基づいた前方および逆dprtを計算するための高速でスケーラブルなアプローチを紹介している。
(i)固定点加算木の並列配列
(ii) 加算器ツリーの入力データを選択する際に外部メモリコンポーネントにアクセスする必要をなくすための円形シフトレジスタ。
(iii)提案するアーキテクチャを利用可能なリソースに適合させるdprt計算に対する画像ブロックに基づくアプローチ
(4)入力画像のサイズに依存しない1または数回のクロックサイクルで計算される高速なトランスポジション。
結果として、$N\times N$ image(N$ prime)の場合、提案手法はクロックサイクル当たりの$N^{2}$加算を計算することができる。
従来のアプローチと比較して、スケーラブルなアプローチは、さまざまな計算リソースに対して最も高速な実装を提供する。
例えば、251\times 251$の画像では、systolicの実装で必要とされるよりも約25\%少ないflip-flopsで、スケーラブルなdprtは36倍高速に計算できる。
最も高速な場合、DPRTとその逆をそれぞれ2N+\lceil \log_{2}N\right\rceil+1$と2N+3\left\lceil \log_{2}N\right\rceil+B+2$ cyclesで計算できる最適化アーキテクチャを導入します。
一方、拡張性のあるDPRTアプローチでは、systolic実装よりも1ビットの追加が必要であり、スピードと1ビットの追加の間のトレードオフを提供する。
提案したDPRTアーキテクチャはすべてVHDLで実装され、FPGA実装を用いて検証された。
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