論文の概要: Systematic Prevention of On-Core Timing Channels by Full Temporal Partitioning
- arxiv url: http://arxiv.org/abs/2202.12029v2
- Date: Mon, 13 Oct 2025 16:32:37 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-10-15 21:19:14.924341
- Title: Systematic Prevention of On-Core Timing Channels by Full Temporal Partitioning
- Title（参考訳）: フルタイムパーティショニングによるオンコアタイミングチャネルの系統的防止
- Authors: Nils Wistoff, Moritz Schneider, Frank K. Gürkaynak, Gernot Heiser, Luca Benini,
- Abstract要約: 本稿では,脆弱なミクロ構造体をクリアするために必要なメカニズムを提供する,時間的フェンス命令フェンス.tを紹介する。
我々は、seL4マイクロカーネルの実験バージョンに fence.tを実装し、64ビットRISC-VコアであるCVA6を実装した。
すべての非構造コアコンポーネントの完全かつ体系的なISAサポートの消去が、最も効果的な実装であることがわかった。
- 参考スコア（独自算出の注目度）: 13.313360308792198
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Microarchitectural timing channels enable unwanted information flow across security boundaries, violating fundamental security assumptions. They leverage timing variations of several state-holding microarchitectural components and have been demonstrated across instruction set architectures and hardware implementations. Analogously to memory protection, Ge et al. have proposed time protection for preventing information leakage via timing channels. They also showed that time protection calls for hardware support. This work leverages the open and extensible RISC-V instruction set architecture (ISA) to introduce the temporal fence instruction fence.t, which provides the required mechanisms by clearing vulnerable microarchitectural state and guaranteeing a history-independent context-switch latency. We propose and discuss three different implementations of fence.t and implement them on an experimental version of the seL4 microkernel and CVA6, an open-source, in-order, application class, 64-bit RISC-V core. We find that a complete, systematic, ISA-supported erasure of all non-architectural core components is the most effective implementation while featuring a low implementation effort, a minimal performance overhead of less than 1%, and negligible hardware costs.
- Abstract（参考訳）: マイクロアーキテクチャのタイミングチャネルは、セキュリティ境界を越えて不要な情報を流し、基本的なセキュリティ前提に違反します。
状態保持型マイクロアーキテクチャコンポーネントのタイミング変化を活用し、命令セットアーキテクチャやハードウェア実装で実証されている。
メモリ保護とは対照的に、Geらはタイミングチャネルによる情報漏洩を防止するための時間保護を提案している。
彼らはまた、ハードウェアサポートのための時間保護の要求も示した。
この研究は、オープンで拡張可能なRISC-V命令セットアーキテクチャ(ISA)を活用して、時間的フェンス命令フェンス.tを導入する。
本稿では、F fence.tの3つの異なる実装を提案し、64ビットRISC-VコアであるseL4マイクロカーネルとCVA6を実験的に実装する。
非アーキテクチャコアコンポーネントの完全かつ体系的な消去は、実装の労力が低く、パフォーマンスのオーバーヘッドが1%未満で、ハードウェアコストが無視できるため、最も効果的な実装であることがわかった。
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