論文の概要: MaskPlace: Fast Chip Placement via Reinforced Visual Representation Learning

• arxiv url: http://arxiv.org/abs/2211.13382v1
• Date: Thu, 24 Nov 2022 02:22:09 GMT
• ステータス: 処理完了
• システム内更新日: 2022-11-28 16:28:58.764069
• Title: MaskPlace: Fast Chip Placement via Reinforced Visual Representation Learning
• Title（参考訳）: maskplace:強化視覚表現学習による高速チップ配置
• Authors: Yao Lai, Yao Mu, Ping Luo
• Abstract要約: この作業では、MaskPlaceを使用して、有効なチップレイアウト設計を数時間以内に自動生成する。 チップ上の数百万のモジュールを包括的に記述するために、ピクセルレベルの視覚表現を学習する問題として配置を再放送する。 チップをハイパーグラフとして表現する最近の手法よりも優れています。
• 参考スコア（独自算出の注目度）: 18.75057105112443
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Placement is an essential task in modern chip design, aiming at placing millions of circuit modules on a 2D chip canvas. Unlike the human-centric solution, which requires months of intense effort by hardware engineers to produce a layout to minimize delay and energy consumption, deep reinforcement learning has become an emerging autonomous tool. However, the learning-centric method is still in its early stage, impeded by a massive design space of size ten to the order of a few thousand. This work presents MaskPlace to automatically generate a valid chip layout design within a few hours, whose performance can be superior or comparable to recent advanced approaches. It has several appealing benefits that prior arts do not have. Firstly, MaskPlace recasts placement as a problem of learning pixel-level visual representation to comprehensively describe millions of modules on a chip, enabling placement in a high-resolution canvas and a large action space. It outperforms recent methods that represent a chip as a hypergraph. Secondly, it enables training the policy network by an intuitive reward function with dense reward, rather than a complicated reward function with sparse reward from previous methods. Thirdly, extensive experiments on many public benchmarks show that MaskPlace outperforms existing RL approaches in all key performance metrics, including wirelength, congestion, and density. For example, it achieves 60%-90% wirelength reduction and guarantees zero overlaps. We believe MaskPlace can improve AI-assisted chip layout design. The deliverables are released at https://laiyao1.github.io/maskplace.
• Abstract（参考訳）: 2Dチップキャンバスに数百万の回路モジュールを配置することを目的とした、現代のチップ設計において、プレースメントは必須のタスクである。 ハードウェアエンジニアが遅延とエネルギー消費を最小限に抑えるためのレイアウトを作るのに、数ヶ月の努力を要する人間中心のソリューションとは異なり、深層強化学習は新たな自律ツールになりつつある。 しかし、学習中心の手法はまだ初期段階にあり、10の巨大なデザイン空間から数千のオーダーに妨げられている。 この研究により、MaskPlaceは数時間以内に有効なチップレイアウト設計を自動的に生成し、その性能は最近の高度なアプローチに匹敵する可能性がある。 先行芸術にはないいくつかの魅力ある利点がある。 まず、maskplaceは配置をピクセルレベルの視覚的表現を学ぶ問題として再キャストし、チップ上に何百万ものモジュールを包括的に記述し、高解像度のキャンバスと大きなアクションスペースに配置できるようにする。 チップをハイパーグラフとして表現する最近の手法よりも優れています。 第2に、従来の手法から疎い報酬を持つ複雑な報酬関数ではなく、直感的な報酬関数による政策ネットワークのトレーニングを可能にする。 第3に、多くの公開ベンチマークでの広範な実験により、MaskPlaceは、ワイヤ長、混雑、密度を含むすべての主要なパフォーマンス指標において、既存のRLアプローチよりも優れていることが示されている。 例えば、60～90%の線幅削減を達成し、重複をゼロにする。 MaskPlaceはAIによるチップレイアウト設計を改善することができると考えています。 deliverablesはhttps://laiyao1.github.io/maskplaceでリリースされている。

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