論文の概要: AnalogNAS: A Neural Network Design Framework for Accurate Inference with Analog In-Memory Computing

• arxiv url: http://arxiv.org/abs/2305.10459v1
• Date: Wed, 17 May 2023 07:39:14 GMT
• ステータス: 処理完了
• システム内更新日: 2023-05-19 18:46:32.038469
• Title: AnalogNAS: A Neural Network Design Framework for Accurate Inference with Analog In-Memory Computing
• Title（参考訳）: analognas:アナログインメモリコンピューティングを用いた正確な推論のためのニューラルネットワーク設計フレームワーク
• Authors: Hadjer Benmeziane, Corey Lammie, Irem Boybat, Malte Rasch, Manuel Le Gallo, Hsinyu Tsai, Ramachandran Muralidhar, Smail Niar, Ouarnoughi Hamza, Vijay Narayanan, Abu Sebastian and Kaoutar El Maghraoui
• Abstract要約: エッジでの推論は低レイテンシ、コンパクト、電力効率のモデルを必要とする。 アナログ/混合信号インメモリコンピューティングハードウェアアクセラレータは、フォン・ノイマンアーキテクチャのメモリ壁を簡単に超越することができる。 本稿では,アナログインメモリコンピューティング(IMC)推論アクセラレータをターゲットとした,DNN(Deep Neural Network)自動設計のためのフレームワークであるAnalogNASを提案する。
• 参考スコア（独自算出の注目度）: 7.596833322764203
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The advancement of Deep Learning (DL) is driven by efficient Deep Neural Network (DNN) design and new hardware accelerators. Current DNN design is primarily tailored for general-purpose use and deployment on commercially viable platforms. Inference at the edge requires low latency, compact and power-efficient models, and must be cost-effective. Digital processors based on typical von Neumann architectures are not conducive to edge AI given the large amounts of required data movement in and out of memory. Conversely, analog/mixed signal in-memory computing hardware accelerators can easily transcend the memory wall of von Neuman architectures when accelerating inference workloads. They offer increased area and power efficiency, which are paramount in edge resource-constrained environments. In this paper, we propose AnalogNAS, a framework for automated DNN design targeting deployment on analog In-Memory Computing (IMC) inference accelerators. We conduct extensive hardware simulations to demonstrate the performance of AnalogNAS on State-Of-The-Art (SOTA) models in terms of accuracy and deployment efficiency on various Tiny Machine Learning (TinyML) tasks. We also present experimental results that show AnalogNAS models achieving higher accuracy than SOTA models when implemented on a 64-core IMC chip based on Phase Change Memory (PCM). The AnalogNAS search code is released: https://github.com/IBM/analog-nas
• Abstract（参考訳）: ディープラーニング(DL)の進歩は、効率的なDeep Neural Network(DNN)設計と新しいハードウェアアクセラレータによって駆動される。 現在のDNNの設計は、主に商用プラットフォームへの汎用的な利用と展開のために調整されている。 エッジでの推論には低レイテンシ、コンパクト、電力効率のモデルが必要です。 典型的なフォン・ノイマンアーキテクチャに基づくデジタルプロセッサは、大量のデータ移動がメモリ内外にあることを考えると、エッジAIには適さない。 逆に、アナログ/混合信号インメモリコンピューティングハードウェアアクセラレータは、推論ワークロードを加速する場合、von neumanアーキテクチャのメモリ壁を容易に超越することができる。 エリアと電力効率が向上し、エッジリソースの制約された環境において最重要となる。 本稿では,アナログメモリ・コンピューティング(IMC)推論・アクセラレータをターゲットとしたDNN自動設計フレームワークであるAnalogNASを提案する。 我々は,様々な小型機械学習(tinyml)タスクの精度と展開効率の観点から,最先端(sota)モデルにおけるアナログの性能を示すために,広範なハードウェアシミュレーションを行う。 また、相変化メモリ(PCM)に基づく64コアMCチップ上で実装した場合、SOTAモデルよりも精度の高いAnalogNASモデルを示す実験結果を示す。 アナログ検索コード: https://github.com/ibm/analog-nas

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