論文の概要: A Cryogenic Memristive Neural Decoder for Fault-tolerant Quantum Error
Correction
- arxiv url: http://arxiv.org/abs/2307.09463v1
- Date: Tue, 18 Jul 2023 17:46:33 GMT
- ステータス: 処理完了
- システム内更新日: 2023-07-19 13:23:15.424329
- Title: A Cryogenic Memristive Neural Decoder for Fault-tolerant Quantum Error
Correction
- Title（参考訳）: フォールトトレラント量子誤差補正のための極低温memriニューラルデコーダ
- Authors: Fr\'ed\'eric Marcotte, Pierre-Antoine Mouny, Victor Yon, Gebremedhin
A. Dagnew, Bohdan Kulchytskyy, Sophie Rochette, Yann Beilliard, Dominique
Drouin and Pooya Ronagh
- Abstract要約: 本稿では,インメモリコンピューティングアーキテクチャに基づくニューラルデコーダ推論アクセラレータの設計と性能解析について報告する。
ハードウェアを意識したトレーニング手法が開発され、精度の低下が軽減される。
この研究は、QECを統合するためのスケーラブルで高速で低消費電力のMCCハードウェアへの経路を提供する。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Neural decoders for quantum error correction (QEC) rely on neural networks to
classify syndromes extracted from error correction codes and find appropriate
recovery operators to protect logical information against errors. Despite the
good performance of neural decoders, important practical requirements remain to
be achieved, such as minimizing the decoding time to meet typical rates of
syndrome generation in repeated error correction schemes, and ensuring the
scalability of the decoding approach as the code distance increases. Designing
a dedicated integrated circuit to perform the decoding task in co-integration
with a quantum processor appears necessary to reach these decoding time and
scalability requirements, as routing signals in and out of a cryogenic
environment to be processed externally leads to unnecessary delays and an
eventual wiring bottleneck. In this work, we report the design and performance
analysis of a neural decoder inference accelerator based on an in-memory
computing (IMC) architecture, where crossbar arrays of resistive memory devices
are employed to both store the synaptic weights of the decoder neural network
and perform analog matrix-vector multiplications during inference. In
proof-of-concept numerical experiments supported by experimental measurements,
we investigate the impact of TiO$_\textrm{x}$-based memristive devices'
non-idealities on decoding accuracy. Hardware-aware training methods are
developed to mitigate the loss in accuracy, allowing the memristive neural
decoders to achieve a pseudo-threshold of $9.23\times 10^{-4}$ for the
distance-three surface code, whereas the equivalent digital neural decoder
achieves a pseudo-threshold of $1.01\times 10^{-3}$. This work provides a
pathway to scalable, fast, and low-power cryogenic IMC hardware for integrated
QEC.
- Abstract（参考訳）: 量子エラー訂正(QEC)のためのニューラルネットワークデコーダは、エラー訂正符号から抽出されたシンドロームを分類し、論理情報をエラーから保護するための適切な回復演算子を見つけるためにニューラルネットワークに依存している。
ニューラルデコーダの優れた性能にもかかわらず、繰り返しエラー補正スキームにおけるシンドローム生成の典型率を満たすデコード時間を最小化し、コード距離が増加するにつれてデコードアプローチのスケーラビリティを確保するなど、重要な実用要件が達成される。
量子プロセッサと協調してデコード処理を行う専用集積回路の設計は、外部で処理される極低温環境内外へのルーティング信号が不要な遅延と最終的な配線ボトルネックにつながるため、これらのデコード時間とスケーラビリティ要件を達成するために必要と思われる。
本研究では、インメモリ・コンピューティング(IMC)アーキテクチャに基づくニューラルデコーダ推論アクセラレータの設計と性能解析を行い、抵抗型メモリデバイスのクロスバーアレイを用いてデコーダニューラルネットワークのシナプス重みを記憶し、推論中にアナログ行列-ベクトル乗算を行う。
実験による概念実証実験において,tio$_\textrm{x}$-based memristive devicesの非理想性が復号精度に与える影響について検討した。
精度の低下を緩和するためにハードウェアアウェアトレーニング法が開発され、memristive neural decoderは距離3の表面コードに対して9.23\times 10^{-4}$の擬似スレッショルドを達成できるが、同等のdigital neural decoderは擬似スレッショルドを1.01\times 10^{-3}$で達成する。
この研究は、QECを統合するためのスケーラブルで高速で低消費電力のMCCハードウェアへの経路を提供する。
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