論文の概要: A Cryogenic Memristive Neural Decoder for Fault-tolerant Quantum Error Correction

• arxiv url: http://arxiv.org/abs/2307.09463v2
• Date: Wed, 30 Oct 2024 20:23:50 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-11-01 16:58:16.524853
• Title: A Cryogenic Memristive Neural Decoder for Fault-tolerant Quantum Error Correction
• Title（参考訳）: フォールトトレラント量子誤差補正のための極低温中間型ニューラルデコーダ
• Authors: Victor Yon, Frédéric Marcotte, Pierre-Antoine Mouny, Gebremedhin A. Dagnew, Bohdan Kulchytskyy, Sophie Rochette, Yann Beilliard, Dominique Drouin, Pooya Ronagh,
• Abstract要約: インメモリ・クロスバー(IMC)アーキテクチャに基づくニューラルデコーダの設計と解析を行う。 ハードウェアを意識したリトレーニング手法を開発し、フィデリティ損失を軽減する。 この研究は、フォールトトレラントQECの統合のためのスケーラブルで高速で低消費電力のMCCハードウェアへの経路を提供する。
• 参考スコア（独自算出の注目度）: 0.0
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• Abstract: Neural decoders for quantum error correction (QEC) rely on neural networks to classify syndromes extracted from error correction codes and find appropriate recovery operators to protect logical information against errors. Its ability to adapt to hardware noise and long-term drifts make neural decoders a promising candidate for inclusion in a fault-tolerant quantum architecture. However, given their limited scalability, it is prudent that small-scale (local) neural decoders are treated as first stages of multi-stage decoding schemes for fault-tolerant quantum computers with millions of qubits. In this case, minimizing the decoding time to match the stabilization measurements frequency and a tight co-integration with the QPUs is highly desired. Cryogenic realizations of neural decoders can not only improve the performance of higher stage decoders, but they can minimize communication delays, and alleviate wiring bottlenecks. In this work, we design and analyze a neural decoder based on an in-memory computation (IMC) architecture, where crossbar arrays of resistive memory devices are employed to both store the synaptic weights of the neural decoder and perform analog matrix-vector multiplications. In simulations supported by experimental measurements, we investigate the impact of TiOx-based memristive devices' non-idealities on decoding fidelity. We develop hardware-aware re-training methods to mitigate the fidelity loss, restoring the ideal decoder's pseudo-threshold for the distance-3 surface code. This work provides a pathway to scalable, fast, and low-power cryogenic IMC hardware for integrated fault-tolerant QEC.
• Abstract（参考訳）: 量子エラー訂正(QEC)のためのニューラルネットワークデコーダは、エラー訂正符号から抽出されたシンドロームを分類し、論理情報をエラーから保護するための適切な回復演算子を見つけるためにニューラルネットワークに依存している。 ハードウェアノイズや長期ドリフトに適応する能力は、ニューラルデコーダをフォールトトレラントな量子アーキテクチャに含めるための有望な候補にする。 しかし、スケーラビリティが限られているため、数百万の量子ビットを持つフォールトトレラント量子コンピュータにおいて、小規模(局所)ニューラルデコーダがマルチステージデコードスキームの第一段階として扱われることには慎重である。 この場合、安定化測定周波数とQPUとの密結合とを一致させる復号時間を最小化することが望まれる。 ニューラルデコーダの低温化は、高段デコーダの性能を向上させるだけでなく、通信遅延を最小限に抑え、配線ボトルネックを軽減することができる。 本研究では,インメモリ計算(IMC)アーキテクチャに基づくニューラルデコーダの設計と解析を行い,ニューラルデコーダのシナプス重みを格納し,アナログ行列ベクトル乗算を行う。 実験によって支援されたシミュレーションでは, TiOxをベースとした旋律素子の非イデオロギーが復号性に与える影響について検討する。 本研究では,距離3面符号に対する理想デコーダの擬似閾値を復元し,不確かさの軽減を図るハードウェア・アウェア・リトレーニング手法を開発した。 この研究は、フォールトトレラントQECの統合のためのスケーラブルで高速で低消費電力のMCCハードウェアへの経路を提供する。

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