論文の概要: Enhancing Neural Architecture Search with Multiple Hardware Constraints
for Deep Learning Model Deployment on Tiny IoT Devices
- arxiv url: http://arxiv.org/abs/2310.07217v1
- Date: Wed, 11 Oct 2023 06:09:14 GMT
- ステータス: 処理完了
- システム内更新日: 2023-10-13 00:16:24.069563
- Title: Enhancing Neural Architecture Search with Multiple Hardware Constraints
for Deep Learning Model Deployment on Tiny IoT Devices
- Title(参考訳): 小型iotデバイス上でのディープラーニングモデル展開のための複数のハードウェア制約によるニューラルアーキテクチャ探索の強化
- Authors: Alessio Burrello, Matteo Risso, Beatrice Alessandra Motetti, Enrico
Macii, Luca Benini, Daniele Jahier Pagliari
- Abstract要約: 微分可能なNAS最適化手法に複数の制約を組み込む新しい手法を提案する。
単一の検索で、それぞれ87.4%と54.2%のメモリとレイテンシを削減できることが示されている。
- 参考スコア(独自算出の注目度): 17.919425885740793
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: The rapid proliferation of computing domains relying on Internet of Things
(IoT) devices has created a pressing need for efficient and accurate
deep-learning (DL) models that can run on low-power devices. However,
traditional DL models tend to be too complex and computationally intensive for
typical IoT end-nodes. To address this challenge, Neural Architecture Search
(NAS) has emerged as a popular design automation technique for co-optimizing
the accuracy and complexity of deep neural networks. Nevertheless, existing NAS
techniques require many iterations to produce a network that adheres to
specific hardware constraints, such as the maximum memory available on the
hardware or the maximum latency allowed by the target application. In this
work, we propose a novel approach to incorporate multiple constraints into
so-called Differentiable NAS optimization methods, which allows the generation,
in a single shot, of a model that respects user-defined constraints on both
memory and latency in a time comparable to a single standard training. The
proposed approach is evaluated on five IoT-relevant benchmarks, including the
MLPerf Tiny suite and Tiny ImageNet, demonstrating that, with a single search,
it is possible to reduce memory and latency by 87.4% and 54.2%, respectively
(as defined by our targets), while ensuring non-inferior accuracy on
state-of-the-art hand-tuned deep neural networks for TinyML.
- Abstract(参考訳): モノのインターネット(IoT)デバイスに依存するコンピューティング領域の急速な普及は、低消費電力デバイス上で実行できる効率的で正確なディープラーニング(DL)モデルに対する押し付けの必要性を生み出している。
しかし、従来のDLモデルは、典型的なIoTエンドノードでは複雑で計算集約的すぎる傾向にある。
この課題に対処するために、ニューラルネットワークの精度と複雑さを最適化する一般的な設計自動化技術として、neural architecture search(nas)が登場した。
それにもかかわらず、既存のnas技術は、ハードウェアで利用可能な最大メモリやターゲットアプリケーションで許される最大レイテンシなど、特定のハードウェア制約に準拠したネットワークを作成するために、多くのイテレーションを必要とする。
本稿では,単一の標準トレーニングに匹敵する時間内に,メモリとレイテンシの両方についてユーザ定義の制約を尊重するモデルの生成を可能にする,いわゆる微分可能なnas最適化手法に,複数の制約を組み込む新しい手法を提案する。
MLPerf TinyスイートとTiny ImageNetを含む5つのIoT関連ベンチマークで提案されたアプローチは、単一の検索で、TinyMLの最先端手チューニングディープニューラルネットワークにおいて、それぞれ87.4%と54.2%のメモリとレイテンシを削減できることを実証する。
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