論文の概要: VeriBug: An Attention-based Framework for Bug-Localization in Hardware
Designs
- arxiv url: http://arxiv.org/abs/2401.09494v1
- Date: Wed, 17 Jan 2024 01:33:37 GMT
- ステータス: 処理完了
- システム内更新日: 2024-01-19 18:55:38.690325
- Title: VeriBug: An Attention-based Framework for Bug-Localization in Hardware
Designs
- Title（参考訳）: VeriBug: ハードウェア設計におけるバグローカライズのための注意ベースのフレームワーク
- Authors: Giuseppe Stracquadanio, Sourav Medya, Stefano Quer, and Debjit Pal
- Abstract要約: 近年,様々な用途を対象としたSystem-on-Chip設計の規模と複雑さが指数関数的に増大している。
これらのシステムにおける未検出バグのコストは、従来のプロセッサシステムよりもはるかに高い。
本稿では,近年のディープラーニングの進歩を活用してレジスタ・トランスファーレベルのデバッグを高速化するVeriBugを提案し,根本原因の可能性のある説明を生成する。
- 参考スコア（独自算出の注目度）: 2.807347337531008
- License: http://creativecommons.org/licenses/by-nc-sa/4.0/
- Abstract: In recent years, there has been an exponential growth in the size and
complexity of System-on-Chip designs targeting different specialized
applications. The cost of an undetected bug in these systems is much higher
than in traditional processor systems as it may imply the loss of property or
life. The problem is further exacerbated by the ever-shrinking time-to-market
and ever-increasing demand to churn out billions of devices. Despite decades of
research in simulation and formal methods for debugging and verification, it is
still one of the most time-consuming and resource intensive processes in
contemporary hardware design cycle. In this work, we propose VeriBug, which
leverages recent advances in deep learning to accelerate debugging at the
Register-Transfer Level and generates explanations of likely root causes.
First, VeriBug uses control-data flow graph of a hardware design and learns to
execute design statements by analyzing the context of operands and their
assignments. Then, it assigns an importance score to each operand in a design
statement and uses that score for generating explanations for failures.
Finally, VeriBug produces a heatmap highlighting potential buggy source code
portions. Our experiments show that VeriBug can achieve an average bug
localization coverage of 82.5% on open-source designs and different types of
injected bugs.
- Abstract（参考訳）: 近年,様々な用途を対象としたSystem-on-Chip設計のサイズと複雑さが指数関数的に増大している。
これらのシステムにおける検出されていないバグのコストは、プロパティや寿命の損失を意味する可能性があるため、従来のプロセッサシステムよりもはるかに高い。
この問題は、何十億ものデバイスを駆除する時間と需要の増大によってさらに悪化している。
何十年ものシミュレーションとデバッグと検証のための形式的手法の研究にもかかわらず、現代のハードウェア設計サイクルで最も時間を要する、リソース集約的なプロセスの一つである。
本研究では,最近のディープラーニングの進歩を活かして,レジスタ転送レベルでのデバッグを高速化し,根本原因の説明を生成するveribugを提案する。
まず、VeriBugはハードウェア設計の制御データフローグラフを使用し、オペランドのコンテキストとその割り当てを分析して設計文を実行することを学習する。
次に、設計文の各オペランドに重要スコアを割り当て、そのスコアを使用して障害の説明を生成する。
最後に、VeriBugは潜在的なバグのあるソースコード部分を強調するヒートマップを生成する。
実験の結果,VeriBugはオープンソース設計やさまざまなタイプのインジェクトバグに対して,平均82.5%のバグローカライゼーションを達成できることがわかった。
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