論文の概要: Using evolutionary computation to optimize task performance of unclocked, recurrent Boolean circuits in FPGAs
- arxiv url: http://arxiv.org/abs/2403.13105v1
- Date: Tue, 19 Mar 2024 19:11:00 GMT
- ステータス: 処理完了
- システム内更新日: 2024-03-21 18:56:56.731597
- Title: Using evolutionary computation to optimize task performance of unclocked, recurrent Boolean circuits in FPGAs
- Title(参考訳): FPGAにおける未クロック繰り返しブール回路のタスク性能最適化のための進化的計算法
- Authors: Raphael Norman-Tenazas, David Kleinberg, Erik C. Johnson, Daniel P. Lathrop, Matthew J. Roos,
- Abstract要約: FPGAにおける非時計型リカレントネットワークに対する別の学習手法を示す。
ネットワークノードの機能の進化には,進化計算を用いる。
画像分類タスクにおいて精度30%の精度向上が得られる。
- 参考スコア(独自算出の注目度): 0.0
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: It has been shown that unclocked, recurrent networks of Boolean gates in FPGAs can be used for low-SWaP reservoir computing. In such systems, topology and node functionality of the network are randomly initialized. To create a network that solves a task, weights are applied to output nodes and learning is achieved by adjusting those weights with conventional machine learning methods. However, performance is often limited compared to networks where all parameters are learned. Herein, we explore an alternative learning approach for unclocked, recurrent networks in FPGAs. We use evolutionary computation to evolve the Boolean functions of network nodes. In one type of implementation the output nodes are used directly to perform a task and all learning is via evolution of the network's node functions. In a second type of implementation a back-end classifier is used as in traditional reservoir computing. In that case, both evolution of node functions and adjustment of output node weights contribute to learning. We demonstrate the practicality of node function evolution, obtaining an accuracy improvement of ~30% on an image classification task while processing at a rate of over three million samples per second. We additionally demonstrate evolvability of network memory and dynamic output signals.
- Abstract(参考訳): FPGAにおけるブールゲートの非クロック・リカレントネットワークは低SWaP貯水池計算に利用できることが示されている。
このようなシステムでは、ネットワークのトポロジとノード機能はランダムに初期化される。
タスクを解くネットワークを構築するために、出力ノードに重みを適用し、それらの重みを従来の機械学習手法で調整して学習する。
しかしながら、全てのパラメータが学習されるネットワークと比較して、パフォーマンスは制限されることが多い。
本稿では,FPGAにおける非時計型再帰型ネットワークの代替学習手法について検討する。
ネットワークノードのブール関数の進化には,進化計算を用いる。
あるタイプの実装では、出力ノードは直接タスクを実行するために使用され、すべての学習はネットワークのノード関数の進化によって行われる。
第2のタイプの実装では、従来の貯水池計算ではバックエンド分類器が使用される。
この場合、ノード関数の進化と出力ノード重みの調整の両方が学習に寄与する。
我々は,ノード関数の進化の実践性を実証し,画像分類タスクにおいて,毎秒300万以上のサンプルを処理しながら,約30%の精度向上が得られることを示した。
さらに,ネットワークメモリと動的出力信号の進化性についても示す。
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