Fugu-MT 論文翻訳(概要): All Artificial, Less Intelligence: GenAI through the Lens of Formal Verification

論文の概要: All Artificial, Less Intelligence: GenAI through the Lens of Formal Verification

arxiv url: http://arxiv.org/abs/2403.16750v1
Date: Mon, 25 Mar 2024 13:23:24 GMT
ステータス: 処理完了
システム内更新日: 2024-03-26 20:03:02.320346
Title: All Artificial, Less Intelligence: GenAI through the Lens of Formal Verification
Title（参考訳）: 全人工的、少ない知性:形式的検証のレンズを通してのGenAI
Authors: Deepak Narayan Gadde, Aman Kumar, Thomas Nalapat, Evgenii Rezunov, Fabio Cappellini,
Abstract要約: 本稿では,現代のハードウェア設計における共通弱さ(CWE)の形式的検証に焦点を当てる。ハードウェア設計を脆弱性またはCWEフリーに分類するために,形式検証を適用する。我々は、識別された脆弱性を、6万の生成したSystemVerilog Register Transfer Level (RTL)コードに対してCWE番号に関連付けている。
参考スコア（独自算出の注目度）: 2.015768713390138
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: Modern hardware designs have grown increasingly efficient and complex. However, they are often susceptible to Common Weakness Enumerations (CWEs). This paper is focused on the formal verification of CWEs in a dataset of hardware designs written in SystemVerilog from Regenerative Artificial Intelligence (AI) powered by Large Language Models (LLMs). We applied formal verification to categorize each hardware design as vulnerable or CWE-free. This dataset was generated by 4 different LLMs and features a unique set of designs for each of the 10 CWEs we target in our paper. We have associated the identified vulnerabilities with CWE numbers for a dataset of 60,000 generated SystemVerilog Register Transfer Level (RTL) code. It was also found that most LLMs are not aware of any hardware CWEs; hence they are usually not considered when generating the hardware code. Our study reveals that approximately 60% of the hardware designs generated by LLMs are prone to CWEs, posing potential safety and security risks. The dataset could be ideal for training LLMs and Machine Learning (ML) algorithms to abstain from generating CWE-prone hardware designs.
Abstract（参考訳）: 現代のハードウェアデザインはますます効率的で複雑になっている。しかし、それらはしばしばCWE(Common Weakness Enumerations)の影響を受けやすい。本稿では,Large Language Models (LLMs) を利用した SystemVerilog from Regenerative Artificial Intelligence (AI) で記述されたハードウェア設計のデータセットにおけるCWEの形式的検証に着目する。ハードウェア設計を脆弱性またはCWEフリーに分類するために,形式検証を適用した。このデータセットは4つの異なるLCMによって生成され、我々の論文で対象とする10個のCWEのそれぞれにユニークな設計セットが特徴である。我々は、識別された脆弱性を、6万の生成したSystemVerilog Register Transfer Level (RTL)コードに対してCWE番号に関連付けている。また、ほとんどのLLMはハードウェアCWEを知らないため、ハードウェアコードを生成する際には考慮されない。 LLMが生成するハードウェア設計の約60%はCWEが原因で、潜在的な安全性とセキュリティ上のリスクが生じる。このデータセットは、LLMと機械学習(ML)アルゴリズムのトレーニングに最適で、CWE対応のハードウェア設計の生成を控える。

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