論文の概要: Tiled Bit Networks: Sub-Bit Neural Network Compression Through Reuse of Learnable Binary Vectors
- arxiv url: http://arxiv.org/abs/2407.12075v1
- Date: Tue, 16 Jul 2024 15:55:38 GMT
- ステータス: 処理完了
- システム内更新日: 2024-07-18 21:18:26.454968
- Title: Tiled Bit Networks: Sub-Bit Neural Network Compression Through Reuse of Learnable Binary Vectors
- Title(参考訳): Tiled Bit Networks:学習可能なバイナリベクトルの再利用によるサブビットニューラルネットワーク圧縮
- Authors: Matt Gorbett, Hossein Shirazi, Indrakshi Ray,
- Abstract要約: 本稿では,バイナリ重み付きニューラルネットワークのサブビット圧縮を実現するために,ビット列を持つタイル型ニューラルネットワーク層に対する新しい量子化方式を提案する。
私たちは完全に接続された層と畳み込み層の両方にアプローチを採用しています。
- 参考スコア(独自算出の注目度): 4.95475852994362
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Binary Neural Networks (BNNs) enable efficient deep learning by saving on storage and computational costs. However, as the size of neural networks continues to grow, meeting computational requirements remains a challenge. In this work, we propose a new form of quantization to tile neural network layers with sequences of bits to achieve sub-bit compression of binary-weighted neural networks. The method learns binary vectors (i.e. tiles) to populate each layer of a model via aggregation and reshaping operations. During inference, the method reuses a single tile per layer to represent the full tensor. We employ the approach to both fully-connected and convolutional layers, which make up the breadth of space in most neural architectures. Empirically, the approach achieves near fullprecision performance on a diverse range of architectures (CNNs, Transformers, MLPs) and tasks (classification, segmentation, and time series forecasting) with up to an 8x reduction in size compared to binary-weighted models. We provide two implementations for Tiled Bit Networks: 1) we deploy the model to a microcontroller to assess its feasibility in resource-constrained environments, and 2) a GPU-compatible inference kernel to facilitate the reuse of a single tile per layer in memory.
- Abstract(参考訳): バイナリニューラルネットワーク(BNN)は、ストレージと計算コストを節約して効率的なディープラーニングを実現する。
しかしながら、ニューラルネットワークのサイズが拡大し続けるにつれて、計算要求を満たすことは依然として困難である。
本研究では,2次重み付きニューラルネットワークのサブビット圧縮を実現するために,ビット列を持つタイル型ニューラルネットワーク層に対する新しい量子化方式を提案する。
この方法は2進ベクトル(すなわちタイル)を学習し、アグリゲーションとリフォーム操作を通じてモデルの各層をポップアップさせる。
推論中、この方法は全テンソルを表すために層ごとに1つのタイルを再利用する。
私たちは完全に接続された層と畳み込み層の両方にアプローチを採用しています。
経験的に、このアプローチは、様々なアーキテクチャ(CNN、トランスフォーマー、MPP)とタスク(分類、セグメンテーション、時系列予測)において、バイナリ重み付けモデルと比較して最大8倍の精度で、ほぼ完全な性能を達成する。
我々は、Tiled Bit Networksに2つの実装を提供している。
1) 資源制約環境におけるその実現可能性を評価するため, マイクロコントローラにモデルを展開する。
2) GPU互換の推論カーネルで、メモリ内の1層当たりのタイルの再利用を容易にする。
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