論文の概要: Integrated Hardware Architecture and Device Placement Search
- arxiv url: http://arxiv.org/abs/2407.13143v1
- Date: Thu, 18 Jul 2024 04:02:35 GMT
- ステータス: 処理完了
- システム内更新日: 2024-07-19 18:53:59.343744
- Title: Integrated Hardware Architecture and Device Placement Search
- Title（参考訳）: 統合ハードウェアアーキテクチャとデバイス配置探索
- Authors: Irene Wang, Jakub Tarnawski, Amar Phanishayee, Divya Mahajan,
- Abstract要約: ディープラーニングトレーニングの分散実行には、ハードウェアアクセラレータアーキテクチャとデバイス配置戦略との動的相互作用が含まれる。
これは、最適なアーキテクチャとデバイス配置戦略を決定するための協調最適化を探求する最初の試みである。
提案手法は,最先端のTPUv4とSpotlightアクセラレーター検索フレームワークと比較して,大規模言語モデルにおいて高いスループットを実現する。
- 参考スコア（独自算出の注目度）: 7.620610652090732
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Distributed execution of deep learning training involves a dynamic interplay between hardware accelerator architecture and device placement strategy. This is the first work to explore the co-optimization of determining the optimal architecture and device placement strategy through novel algorithms, improving the balance of computational resources, memory usage, and data distribution. Our architecture search leverages tensor and vector units, determining their quantity and dimensionality, and on-chip and off-chip memory configurations. It also determines the microbatch size and decides whether to recompute or stash activations, balancing the memory footprint of training and storage size. For each explored architecture configuration, we use an Integer Linear Program (ILP) to find the optimal schedule for executing operators on the accelerator. The ILP results then integrate with a dynamic programming solution to identify the most effective device placement strategy, combining data, pipeline, and tensor model parallelism across multiple accelerators. Our approach achieves higher throughput on large language models compared to the state-of-the-art TPUv4 and the Spotlight accelerator search framework. The entire source code of PHAZE is available at https://github.com/msr-fiddle/phaze.
- Abstract（参考訳）: ディープラーニングトレーニングの分散実行には、ハードウェアアクセラレータアーキテクチャとデバイス配置戦略との動的相互作用が含まれる。
これは、新しいアルゴリズムによって最適なアーキテクチャとデバイス配置戦略を決定すること、計算資源、メモリ使用量、データ分散のバランスを改善することの共最適化を探求する最初の試みである。
アーキテクチャ検索ではテンソルとベクトル単位を利用し,その量と次元,オンチップとオフチップのメモリ構成を決定する。
また、マイクロバッチサイズを決定し、トレーニングのメモリフットプリントとストレージサイズのバランスを取りながら、再計算またはスタッシュアクティベーションを決定する。
Integer Linear Program (ILP) を用いて、各アーキテクチャ構成を探索し、アクセル上の演算子の実行に最適なスケジュールを求める。
ILPの結果は動的プログラミングソリューションと統合され、複数のアクセラレーターにまたがるデータ、パイプライン、テンソルモデルの並列性を組み合わせ、最も効果的なデバイス配置戦略を特定する。
提案手法は,最先端のTPUv4とSpotlightアクセラレーター検索フレームワークと比較して,大規模言語モデルにおいて高いスループットを実現する。
PHAZEのソースコードはhttps://github.com/msr-fiddle/phaze.comで公開されている。
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