論文の概要: MapTune: Advancing ASIC Technology Mapping via Reinforcement Learning Guided Library Tuning

• arxiv url: http://arxiv.org/abs/2407.18110v1
• Date: Thu, 25 Jul 2024 15:18:47 GMT
• ステータス: 処理完了
• システム内更新日: 2024-07-26 13:39:06.773725
• Title: MapTune: Advancing ASIC Technology Mapping via Reinforcement Learning Guided Library Tuning
• Title（参考訳）: MapTune: 強化学習ガイドライブラリチューニングによるASIC技術マッピングの強化
• Authors: Mingju Liu, Daniel Robinson, Yingjie Li, Cunxi Yu,
• Abstract要約: 技術マッピングは論理回路をセルのライブラリーにマッピングする。 伝統的に、完全な技術ライブラリが使われており、巨大な検索スペースと潜在的なオーバーヘッドにつながっている。 本研究では,この課題に対処するMapTuneフレームワークを提案する。
• 参考スコア（独自算出の注目度）: 11.92098711562615
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Technology mapping involves mapping logical circuits to a library of cells. Traditionally, the full technology library is used, leading to a large search space and potential overhead. Motivated by randomly sampled technology mapping case studies, we propose MapTune framework that addresses this challenge by utilizing reinforcement learning to make design-specific choices during cell selection. By learning from the environment, MapTune refines the cell selection process, resulting in a reduced search space and potentially improved mapping quality. The effectiveness of MapTune is evaluated on a wide range of benchmarks, different technology libraries and technology mappers. The experimental results demonstrate that MapTune achieves higher mapping accuracy and reducing delay/area across diverse circuit designs, technology libraries and mappers. The paper also discusses the Pareto-Optimal exploration and confirms the perpetual delay-area trade-off. Conducted on benchmark suites ISCAS 85/89, ITC/ISCAS 99, VTR8.0 and EPFL benchmarks, the post-technology mapping and post-sizing quality-of-results (QoR) have been significantly improved, with average Area-Delay Product (ADP) improvement of 22.54\% among all different exploration settings in MapTune. The improvements are consistently remained for four different technologies (7nm, 45nm, 130nm, and 180 nm) and two different mappers.
• Abstract（参考訳）: 技術マッピングは論理回路をセルのライブラリーにマッピングする。 伝統的に、完全な技術ライブラリが使われており、巨大な検索スペースと潜在的なオーバーヘッドにつながっている。 ランダムにサンプル化した技術マッピングケーススタディにより,この課題に対処するMapTuneフレームワークを提案する。 環境から学習することで、MapTuneは細胞選択プロセスを洗練し、検索スペースが減少し、マッピングの品質が向上する可能性がある。 MapTuneの有効性は、幅広いベンチマーク、さまざまな技術ライブラリ、テクノロジマッパーで評価されている。 実験の結果,MapTuneは様々な回路設計,技術ライブラリ,マッパー間のマッピング精度の向上,遅延/領域の低減を実現していることがわかった。 本稿は、パレート・最適探査についても論じ、恒久的な遅延領域のトレードオフを確認する。 ベンチマークスイートであるISCAS 85/89, ITC/ISCAS 99, VTR8.0, EPFL のベンチマークでは、ポストテクノロジーマッピングとポストサイズ品質 (QoR) が大幅に改善され、MapTune のすべての探索設定の中で平均エリア遅延製品 (ADP) が 22.54 % 改善された。 改良は4つの異なる技術(7nm、45nm、130nm、180nm)と2つの異なるマッパーで一貫して維持されている。

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