論文の概要: Hardware-Efficient Preparation of Graph States on Near-Term Quantum Computers

• arxiv url: http://arxiv.org/abs/2409.10807v1
• Date: Tue, 17 Sep 2024 00:51:22 GMT
• ステータス: 処理完了
• システム内更新日: 2024-09-18 18:20:31.796447
• Title: Hardware-Efficient Preparation of Graph States on Near-Term Quantum Computers
• Title（参考訳）: 短期量子コンピュータにおけるグラフ状態のハードウェア効率
• Authors: Sebastian Brandhofer, Ilia Polian, Stefanie Barz, Daniel Bhatti,
• Abstract要約: 高度に絡み合った量子状態のスケールと忠実度は、特殊なコンパイル法によって改善することができる。 提案手法は,7ビットグラフを平均3.5倍の誤差で作成する際の誤差を低減する。 以上の結果から,ゲートベース量子コンピューティングハードウェア上での高忠実度あるいは大規模グラフ状態の生成が可能となった。
• 参考スコア（独自算出の注目度）: 0.8188863380731931
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Highly entangled quantum states are an ingredient in numerous applications in quantum computing. However, preparing these highly entangled quantum states on currently available quantum computers at high fidelity is limited by ubiquitous errors. Besides improving the underlying technology of a quantum computer, the scale and fidelity of these entangled states in near-term quantum computers can be improved by specialized compilation methods. In this work, the compilation of quantum circuits for the preparation of highly entangled architecture-specific graph states is addressed by defining and solving a formal model. Our model incorporates information about gate cancellations, gate commutations, and accurate gate timing to determine an optimized graph state preparation circuit. Up to now, these aspects have only been considered independently of each other, typically applied to arbitrary quantum circuits. We quantify the quality of a generated state by performing stabilizer measurements and determining its fidelity. We show that our new method reduces the error when preparing a seven-qubit graph state by 3.5x on average compared to the state-of-the-art Qiskit solution. For a linear eight-qubit graph state, the error is reduced by 6.4x on average. The presented results highlight the ability of our approach to prepare higher fidelity or larger-scale graph states on gate-based quantum computing hardware.
• Abstract（参考訳）: 高絡み合った量子状態は、量子コンピューティングにおける多くの応用の要素である。 しかし、これらの高い絡み合った量子状態を、現在利用可能な量子コンピュータに高い忠実度で準備することは、ユビキタスエラーによって制限される。 量子コンピュータの基盤技術の改善に加えて、短期量子コンピュータにおけるこれらの絡み合った状態のスケールと忠実性は、特殊なコンパイル方法によって改善することができる。 本研究では,形式モデルの定義と解法により,高度に絡み合ったアーキテクチャ固有のグラフ状態を生成するための量子回路のコンパイルに対処する。 本モデルでは, ゲートキャンセル, ゲート通勤, 正確なゲートタイミングなどの情報を組み込んで, 最適化グラフ状態生成回路を決定する。 これまでのところ、これらの側面は互いに独立にしか考慮されておらず、通常は任意の量子回路に適用されている。 我々は、安定化器の測定を行い、その忠実度を決定することにより、生成状態の品質を定量化する。 提案手法は,最先端のカイスキット法と比較して,7ビットグラフの状態を平均3.5倍の精度で作成する際の誤差を低減する。 線形8量子グラフ状態の場合、誤差は平均6.4倍に減少する。 以上の結果から,ゲートベース量子コンピューティングハードウェア上での高忠実度あるいは大規模グラフ状態の生成が可能となった。

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