論文の概要: Shavette: Low Power Neural Network Acceleration via Algorithm-level Error Detection and Undervolting

• arxiv url: http://arxiv.org/abs/2410.13415v1
• Date: Thu, 17 Oct 2024 10:29:15 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-10-18 13:18:40.620118
• Title: Shavette: Low Power Neural Network Acceleration via Algorithm-level Error Detection and Undervolting
• Title（参考訳）: Shavette: アルゴリズムレベルのエラー検出とインボリュートによる低消費電力ニューラルネットワーク高速化
• Authors: Mikael Rinkinen, Lauri Koskinen, Olli Silven, Mehdi Safarpour,
• Abstract要約: 本稿では,Deep Neural Network(DNN)アクセラレータの,単なるソフトウェア修正による低電圧動作を実現するための簡単なアプローチを紹介する。 18%から25%の省エネ効果を示したが,精度の低下やスループットの低下は認められなかった。
• 参考スコア（独自算出の注目度）: 0.0
• License:
• Abstract: Reduced voltage operation is an effective technique for substantial energy efficiency improvement in digital circuits. This brief introduces a simple approach for enabling reduced voltage operation of Deep Neural Network (DNN) accelerators by mere software modifications. Conventional approaches for enabling reduced voltage operation e.g., Timing Error Detection (TED) systems, incur significant development costs and overheads, while not being applicable to the off-the-shelf components. Contrary to those, the solution proposed in this paper relies on algorithm-based error detection, and hence, is implemented with low development costs, does not require any circuit modifications, and is even applicable to commodity devices. By showcasing the solution through experimenting on popular DNNs, i.e., LeNet and VGG16, on a GPU platform, we demonstrate 18% to 25% energy saving with no accuracy loss of the models and negligible throughput compromise (< 3.9%), considering the overheads from integration of the error detection schemes into the DNN. The integration of presented algorithmic solution into the design is simpler when compared conventional TED based techniques that require extensive circuit-level modifications, cell library characterizations or special support from the design tools.
• Abstract（参考訳）: 還元電圧演算はデジタル回路のエネルギー効率向上に有効な手法である。 本稿では,Deep Neural Network(DNN)アクセラレータの,単なるソフトウェア修正による低電圧動作を実現するための簡単なアプローチを紹介する。 従来、Timing Error Detection (TED) システムのような低電圧動作を実現するためのアプローチでは、開発コストとオーバーヘッドが大きくなり、既製の部品には適用できない。 これとは対照的に,本論文では,アルゴリズムによる誤り検出に頼り,低開発コストで実装されており,回路変更は必要とせず,コモディティデバイスにも適用可能である。 一般的なDNN(すなわち、LeNetとVGG16)でGPUプラットフォーム上で実験することで、モデルの精度を損なわずに18%から25%の省エネと、DNNへのエラー検出スキームの統合によるオーバーヘッドを考慮して、スループットの妥協(3.9%)を実証する。 提案されたアルゴリズムソリューションを設計に組み込むことは、回路レベルの広範囲な修正、セルライブラリの特徴付け、設計ツールからの特別なサポートを必要とする従来のTEDベースの技術と比較すると、より簡単である。

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