論文の概要: Hard Math -- Easy UVM: Pragmatic solutions for verifying hardware algorithms using UVM
- arxiv url: http://arxiv.org/abs/2412.04919v1
- Date: Fri, 06 Dec 2024 10:18:26 GMT
- ステータス: 翻訳完了
- システム内更新日: 2024-12-09 15:55:32.433468
- Title: Hard Math -- Easy UVM: Pragmatic solutions for verifying hardware algorithms using UVM
- Title(参考訳): Hard Math -- Easy UVM: UVMを使ったハードウェアアルゴリズム検証のための実用的なソリューション
- Authors: Mark Litterick, Aleksandar Ivankovic, Bojan Arsov, Aman Kumar,
- Abstract要約: 本稿では,ハードウェアに実装された複雑な数学的アルゴリズムを,効率的かつ効果的に検証するための実用的な解を提案する。
提示されたソリューションは、さまざまなアプリケーションのための単一のチップレーダセンサーによる実際のプロジェクト経験に基づいている。
- 参考スコア(独自算出の注目度): 43.958727492748814
- License:
- Abstract: This paper presents pragmatic solutions for verifying complex mathematical algorithms implemented in hardware in an efficient and effective manner. Maximizing leverage of a known-answer-test strategy, based on predefined data scenarios combined with design-for-verification modes, we demonstrate how to find and isolate concept and design bugs early in the flow. The solutions presented are based on real project experience with single chip radar sensors for a variety of applications. The verification environments supporting the presented strategies are based on SystemVerilog and the Universal Verification Methodology.
- Abstract(参考訳): 本稿では,ハードウェアに実装された複雑な数学的アルゴリズムを,効率的かつ効果的に検証するための実用的な解を提案する。
事前定義されたデータシナリオと検証モードを組み合わせることで、既知の回答テスト戦略の活用を最大化し、フローの早い段階で概念を発見し、設計バグを分離する方法を実証する。
提示されたソリューションは、さまざまなアプリケーションのための単一のチップレーダセンサーによる実際のプロジェクト経験に基づいている。
提案手法をサポートする検証環境は,SystemVerilogとUniversal Verification Methodologyに基づいている。
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