論文の概要: Hardware-Accelerated Event-Graph Neural Networks for Low-Latency Time-Series Classification on SoC FPGA
- arxiv url: http://arxiv.org/abs/2503.06629v1
- Date: Sun, 09 Mar 2025 14:08:46 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-03-11 15:50:31.368200
- Title: Hardware-Accelerated Event-Graph Neural Networks for Low-Latency Time-Series Classification on SoC FPGA
- Title（参考訳）: SoCFPGAを用いた低レイテンシ時系列分類のためのハードウェア高速化イベントグラフニューラルネットワーク
- Authors: Hiroshi Nakano, Krzysztof Blachut, Kamil Jeziorek, Piotr Wzorek, Manon Dampfhoffer, Thomas Mesquida, Hiroaki Nishi, Tomasz Kryjak, Thomas Dalgaty,
- Abstract要約: 時系列分類のためのイベントグラフニューラルネットワークのハードウェア実装を提案する。
入力された時系列信号をスパースイベントデータ形式に変換するために,人工的コチェリーモデルを利用する。
提案手法は, ベースモデルのSHDデータセット上で92.7%の浮動小数点精度を実現する。
- 参考スコア（独自算出の注目度）: 0.043533652831655174
- License:
- Abstract: As the quantities of data recorded by embedded edge sensors grow, so too does the need for intelligent local processing. Such data often comes in the form of time-series signals, based on which real-time predictions can be made locally using an AI model. However, a hardware-software approach capable of making low-latency predictions with low power consumption is required. In this paper, we present a hardware implementation of an event-graph neural network for time-series classification. We leverage an artificial cochlea model to convert the input time-series signals into a sparse event-data format that allows the event-graph to drastically reduce the number of calculations relative to other AI methods. We implemented the design on a SoC FPGA and applied it to the real-time processing of the Spiking Heidelberg Digits (SHD) dataset to benchmark our approach against competitive solutions. Our method achieves a floating-point accuracy of 92.7% on the SHD dataset for the base model, which is only 2.4% and 2% less than the state-of-the-art models with over 10% and 67% fewer model parameters, respectively. It also outperforms FPGA-based spiking neural network implementations by 19.3% and 4.5%, achieving 92.3% accuracy for the quantised model while using fewer computational resources and reducing latency.
- Abstract（参考訳）: 埋め込みエッジセンサーによって記録されるデータの量が増えるにつれて、インテリジェントなローカル処理も必要になる。
このようなデータは、AIモデルを使用して、どのリアルタイム予測をローカルに行うことができるかに基づいて、時系列信号の形式で提供されることが多い。
しかし,低消費電力で低遅延予測を行うハードウェア・ソフトウェア・アプローチが必要である。
本稿では,時系列分類のためのイベントグラフニューラルネットワークのハードウェア実装について述べる。
我々は人工的コチェリーモデルを用いて、入力された時系列信号をスパースなイベントデータ形式に変換し、イベントグラフが他のAI手法と比較して計算数を劇的に削減することを可能にする。
提案手法をSoC FPGA上で実装し,Spyking Heidelberg Digits (SHD) データセットのリアルタイム処理に適用し,競合ソリューションに対するアプローチをベンチマークした。
本手法は, モデルパラメータが10%以上かつ67%少ない現状モデルよりも2.4%, 2%少なく, ベースモデルのSHDデータセット上で92.7%の浮動小数点精度を実現する。
また、FPGAベースのスパイクニューラルネットワークの実装を19.3%と4.5%で上回り、計算資源を減らしレイテンシを低減しつつ、量子化されたモデルの92.3%の精度を達成した。
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