論文の概要: VeriLeaky: Navigating IP Protection vs Utility in Fine-Tuning for LLM-Driven Verilog Coding

• arxiv url: http://arxiv.org/abs/2503.13116v2
• Date: Mon, 14 Apr 2025 11:28:43 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-04-15 19:48:45.737386
• Title: VeriLeaky: Navigating IP Protection vs Utility in Fine-Tuning for LLM-Driven Verilog Coding
• Title（参考訳）: VeriLeaky: LLM駆動のVerilogコーディングのためのファインチューニングにおけるIP保護とユーティリティのナビゲート
• Authors: Zeng Wang, Minghao Shao, Mohammed Nabeel, Prithwish Basu Roy, Likhitha Mankali, Jitendra Bhandari, Ramesh Karri, Ozgur Sinanoglu, Muhammad Shafique, Johann Knechtel,
• Abstract要約: 大規模言語モデル(LLMs)は、コーディングにおいて大きな可能性を秘めているが、Verilogのようなニッチな言語には、キュレートされたデータによる微調整(FT)が不可欠である。 FTの知的財産権(IP)を使用すると、LLM推論によってFTデータがリークされるため、深刻なリスクが生じる。 本研究は,FTに対して有効かつ最小限に破壊的な新しい戦略の必要性を示す。
• 参考スコア（独自算出の注目度）: 14.726641222473422
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Large language models (LLMs) offer significant potential for coding, yet fine-tuning (FT) with curated data is essential for niche languages like Verilog. Using proprietary intellectual property (IP) for FT presents a serious risk, as FT data can be leaked through LLM inference. This leads to a critical dilemma for design houses: seeking to build externally accessible LLMs offering competitive Verilog coding, how can they leverage in-house IP to enhance FT utility while ensuring IP protection? For the first time in the literature, we study this dilemma. Using LLaMA 3.1-8B, we conduct in-house FT on a baseline Verilog dataset (RTLCoder) supplemented with our own in-house IP, which is validated through multiple tape-outs. To rigorously assess IP leakage, we quantify structural similarity (AST/Dolos) and functional equivalence (Synopsys Formality) between generated codes and our in-house IP. We show that our IP can indeed be leaked, confirming the threat. As defense, we evaluate logic locking of Verilog codes (ASSURE). This offers some level of protection, yet reduces the IP's utility for FT and degrades the LLM's performance. Our study shows the need for novel strategies that are both effective and minimally disruptive to FT, an essential effort for enabling design houses to fully utilize their proprietary IP toward LLM-driven Verilog coding.
• Abstract（参考訳）: 大規模言語モデル(LLMs)は、コーディングにおいて大きな可能性を秘めているが、Verilogのようなニッチな言語には、キュレートされたデータによる微調整(FT)が不可欠である。 FTの知的財産権(IP)を使用すると、LLM推論によってFTデータがリークされるため、深刻なリスクが生じる。 競争力のある Verilog コーディングを提供する外部アクセス可能な LLM の構築や,内部 IP を活用して IP 保護を確保しながら FT ユーティリティを向上させるには,どのようにすればよいのか? このジレンマを初めて文献で研究する。 LLaMA 3.1-8B を用いて、複数のテープアウトによって検証される、我々の社内IPを補足したベースライン Verilog データセット (RTLCoder) 上で、内部FT を実行する。 IPリークを厳格に評価するために、生成されたコードと社内IPとの間の構造的類似性(AST/Dolos)と機能的等価性(Synopsys Formality)を定量化する。 私たちは、我々のIPが実際に漏洩し、脅威を確認できることを示します。 防衛として、我々はVerilog codes (ASSURE) の論理ロックを評価する。 これはある程度の保護を提供するが、IPのFTユーティリティを減らし、LLMの性能を低下させる。 本研究は,LLM駆動のVerilogコーディングに対して,デザインハウスが独自IPを十分に活用するための重要な取り組みであるFTに対して,効果的かつ最小限の破壊力を持つ新たな戦略の必要性を示す。

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