論文の概要: SpinHex: A low-crosstalk, spin-qubit architecture based on multi-electron couplers
- arxiv url: http://arxiv.org/abs/2504.03149v1
- Date: Fri, 04 Apr 2025 04:04:01 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-04-07 14:47:55.693085
- Title: SpinHex: A low-crosstalk, spin-qubit architecture based on multi-electron couplers
- Title（参考訳）: SpinHex: 多電子カップラに基づく低クロストーク・スピンキュービットアーキテクチャ
- Authors: Rubén M. Otxoa, Josu Etxezarreta Martinez, Paul Schnabl, Normann Mertig, Charles Smith, Frederico Martins,
- Abstract要約: 六方晶格子におけるスピン量子ビットの2次元配置間の低クロストーク結合体として機能するスピンレス多電子量子ドットに基づくスピン量子ビットアーキテクチャを提案する。
多電子カップラは電圧信号によって制御され、高速なハイゼンベルク交換を媒介し、コヒーレントなマルチキュービット演算を可能にする。
- 参考スコア（独自算出の注目度）: 0.0
- License:
- Abstract: Semiconductor spin qubits are an attractive quantum computing platform that offers long qubit coherence times and compatibility with existing semiconductor fabrication technology for scale up. Here, we propose a spin-qubit architecture based on spinless multielectron quantum dots that act as low-crosstalk couplers between a two-dimensional arrangement of spin-qubits in a hexagonal lattice. The multielectron couplers are controlled by voltage signals, which mediate fast Heisenberg exchange and thus enable coherent multi-qubit operations. For the proposed architecture, we discuss the implementation of the rotated XZZX surface code and numerically study its performance for a circuit-level noise model. We predict a threshold of $0.18\%$ for the error rate of the entangling gates. We further evaluate the scalability of the proposed architecture and predict the need for $4480$ physical qubits per logical qubit with logical error rates of $10^{-12}$ considering entangling gate fidelities of $99.99\%$, resulting in a chip size of $2.6$cm$^2$ to host $10,000$ logical qubits.
- Abstract（参考訳）: 半導体スピン量子ビットは、長い量子ビットコヒーレンス時間と既存の半導体製造技術との互換性を提供する、魅力的な量子コンピューティングプラットフォームである。
そこで本研究では,スピン量子ビットの2次元配置間の低クロストーク結合体として機能する,スピンレス多電子量子ドットに基づくスピン量子ビットアーキテクチャを提案する。
多電子カップラは電圧信号によって制御され、高速なハイゼンベルク交換を媒介し、コヒーレントなマルチキュービット演算を可能にする。
提案アーキテクチャでは、回転したXZZX曲面コードの実装について検討し、回路レベルのノイズモデルの性能を数値的に検討する。
我々は、絡み合うゲートの誤差率に対して0.18\%の閾値を予測した。
提案アーキテクチャのスケーラビリティをさらに評価し,論理量子ビット当たり4480ドルの物理量子ビットの必要性を論理量子ビット当たり10〜12ドルの論理誤差率で予測し,99.99.%のエンタングルゲート密度を考慮すれば,論理量子ビットをホストするチップサイズが2.6$cm^2$になる。
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