論文の概要: Slice+Slice Baby: Generating Last-Level Cache Eviction Sets in the Blink of an Eye
- arxiv url: http://arxiv.org/abs/2504.11208v2
- Date: Sun, 20 Apr 2025 07:53:09 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-04-29 12:02:08.425507
- Title: Slice+Slice Baby: Generating Last-Level Cache Eviction Sets in the Blink of an Eye
- Title（参考訳）: Slice+Slice Baby: 目の瞬きで最後のレベルキャッシュエミッションセットを生成する
- Authors: Bradley Morgan, Gal Horowitz, Sioli O'Connell, Stephan van Schaik, Chitchanok Chuengsatiansup, Daniel Genkin, Olaf Maennel, Paul Montague, Eyal Ronen, Yuval Yarom,
- Abstract要約: 我々はIntelプロセッサ上のエビクションセットを見つける技術に3つの主要な貢献をしている。
まず、メモリアクセス時間を比較し、アドレスマップのキャッシュスライスを特定する。
次に、既知のハッシュ関数を用いて、スライス識別法におけるエラー率を減らし、テストされていないメモリアドレスへのスライスマッピングを外挿することで作業を削減する。
- 参考スコア（独自算出の注目度）: 25.742994223152383
- License: http://creativecommons.org/licenses/by-nc-nd/4.0/
- Abstract: An essential step for mounting cache attacks is finding eviction sets, collections of memory locations that contend on cache space. On Intel processors, one of the main challenges for identifying contending addresses is the sliced cache design, where the processor hashes the physical address to determine where in the cache a memory location is stored. While past works have demonstrated that the hash function can be reversed, they also showed that it depends on physical address bits that the adversary does not know. In this work, we make three main contributions to the art of finding eviction sets. We first exploit microarchitectural races to compare memory access times and identify the cache slice to which an address maps. We then use the known hash function to both reduce the error rate in our slice identification method and to reduce the work by extrapolating slice mappings to untested memory addresses. Finally, we show how to propagate information on eviction sets across different page offsets for the hitherto unexplored case of non-linear hash functions. Our contributions allow for entire LLC eviction set generation in 0.7 seconds on the Intel i7-9850H and 1.6 seconds on the i9-10900K, both using non-linear functions. This represents a significant improvement compared to state-of-the-art techniques taking 9x and 10x longer, respectively.
- Abstract（参考訳）: キャッシュアタックをマウントするための重要なステップは、キャッシュ空間に競合するメモリ位置のコレクションである、消去セットを見つけることである。
インテルプロセッサでは、競合するアドレスを識別する主な課題の1つはスライスされたキャッシュ設計であり、プロセッサは物理アドレスをハッシュしてキャッシュ内のメモリ位置がどこに格納されているかを決定する。
過去の研究はハッシュ関数が逆転可能であることを示したが、敵が知らない物理アドレスビットに依存することを示した。
本研究は,エビクション集合の発見技術に3つの主要な貢献をする。
まず、メモリアクセス時間を比較し、アドレスマップのキャッシュスライスを特定する。
次に、既知のハッシュ関数を用いて、スライス識別法におけるエラー率を減らし、テストされていないメモリアドレスへのスライスマッピングを外挿することで作業を削減する。
最後に、非線型ハッシュ関数の未探索ケースに対して、異なるページオフセットにまたがる退化集合に関する情報を伝播する方法を示す。
コントリビューションにより、Intel i7-9850Hで0.7秒、i9-10900Kで1.6秒のLLC消去セット生成が可能になった。
これは、それぞれ9倍と10倍の時間を要する最先端技術と比較して、大幅に改善されている。
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