論文の概要: Free and Fair Hardware: A Pathway to Copyright Infringement-Free Verilog Generation using LLMs

• arxiv url: http://arxiv.org/abs/2505.06096v1
• Date: Fri, 09 May 2025 14:44:07 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-05-12 20:40:10.301083
• Title: Free and Fair Hardware: A Pathway to Copyright Infringement-Free Verilog Generation using LLMs
• Title（参考訳）: フリーで公正なハードウェア:LCMを用いた著作権侵害フリーなVerilog生成への道
• Authors: Sam Bush, Matthew DeLorenzo, Phat Tieu, Jeyavijayan Rajendran,
• Abstract要約: 著作権保護されたコードを生成するために, Verilog 学習 LLM のリスクを推定するための評価ベンチマークを提案する。 我々は、連続的な事前学習からなるLLM微調整フレームワークを実行し、その結果、Verilog, FreeV のための微調整 Llama モデルを生成する。
• 参考スコア（独自算出の注目度）: 2.627819353743654
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Limitations in Large Language Model (LLM) capabilities for hardware design tasks, such as generating functional Verilog codes, have motivated various fine-tuning optimizations utilizing curated hardware datasets from open-source repositories. However, these datasets remain limited in size and contain minimal checks on licensing for reuse, resulting in potential copyright violations by fine-tuned LLMs. Therefore, we propose an evaluation benchmark to estimate the risk of Verilog-trained LLMs to generate copyright-protected codes. To minimize this risk, we present an open-source Verilog dataset, FreeSet, containing over 220k files, along with the automated dataset curation framework utilized to provide additional guarantees of fair-use Verilog data. We then execute an LLM fine-tuning framework consisting of continual pre-training, resulting in a fine-tuned Llama model for Verilog, FreeV. Our results indicate that FreeV demonstrates the smallest risk of copyright-infringement among prior works, with only a 3% violation rate. Furthermore, experimental results demonstrate improvements in Verilog generation functionality over its baseline model, improving VerilogEval pass@10 rates by over 10%.
• Abstract（参考訳）: 機能的なVerilogコードの生成など、ハードウェア設計タスクのためのLLM(Large Language Model)の機能制限は、オープンソースのリポジトリから収集されたハードウェアデータセットを利用して、さまざまな微調整の最適化を動機付けている。 しかし、これらのデータセットはサイズが限られており、再利用のためのライセンスの最小限のチェックが含まれており、微調整されたLCMによる著作権侵害の可能性がある。 そこで本研究では,著作権保護コードを生成するために,VerilogでトレーニングされたLLMのリスクを推定する評価ベンチマークを提案する。 このリスクを最小限に抑えるために、220k以上のファイルを含むオープンソースのVerilogデータセットFreeSetと、フェアユースなVerilogデータのさらなる保証を提供するために使用される自動データセットキュレーションフレームワークを提案する。 次に、連続的な事前学習からなるLLM微調整フレームワークを実行し、その結果、Verilog, FreeV のための微調整 Llama モデルを生成する。 以上の結果から,FreeVは著作権侵害のリスクが最少であり,侵害率は3%に過ぎなかったことが示唆された。 さらに、実験結果は、ベースラインモデルよりもVerilog生成機能の改善を示し、VerilogEvalpass@10レートを10%以上改善した。

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