論文の概要: PoSyn: Secure Power Side-Channel Aware Synthesis

• arxiv url: http://arxiv.org/abs/2506.08252v1
• Date: Mon, 09 Jun 2025 21:41:47 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-11 15:11:40.772083
• Title: PoSyn: Secure Power Side-Channel Aware Synthesis
• Title（参考訳）: PoSyn:セキュアなサイドチャネルアウェア合成
• Authors: Amisha Srivastava, Samit S. Miftah, Hyunmin Kim, Debjit Pal, Kanad Basu,
• Abstract要約: PoSynは、PSC攻撃に対する暗号ハードウェアの耐性を高めるために設計された新しい論理合成フレームワークである。 我々は、AES、RSA、PreSENT、SaberやCRYSTALS-Kyberといったポスト量子暗号アルゴリズムなど、さまざまな暗号ハードウェア実装のPoSynを評価する。
• 参考スコア（独自算出の注目度）: 1.5649928667204427
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Power Side-Channel (PSC) attacks exploit power consumption patterns to extract sensitive information, posing risks to cryptographic operations crucial for secure systems. Traditional countermeasures, such as masking, face challenges including complex integration during synthesis, substantial area overhead, and susceptibility to optimization removal during logic synthesis. To address these issues, we introduce PoSyn, a novel logic synthesis framework designed to enhance cryptographic hardware resistance against PSC attacks. Our method centers on optimal bipartite mapping of vulnerable RTL components to standard cells from the technology library, aiming to minimize PSC leakage. By utilizing a cost function integrating critical characteristics from both the RTL design and the standard cell library, we strategically modify mapping criteria during RTL-to-netlist conversion without altering design functionality. Furthermore, we theoretically establish that PoSyn minimizes mutual information leakage, strengthening its security against PSC vulnerabilities. We evaluate PoSyn across various cryptographic hardware implementations, including AES, RSA, PRESENT, and post-quantum cryptographic algorithms such as Saber and CRYSTALS-Kyber, at technology nodes of 65nm, 45nm, and 15nm. Experimental results demonstrate a substantial reduction in success rates for Differential Power Analysis (DPA) and Correlation Power Analysis (CPA) attacks, achieving lows of 3% and 6%, respectively. TVLA analysis further confirms that synthesized netlists exhibit negligible leakage. Additionally, compared to conventional countermeasures like masking and shuffling, PoSyn significantly lowers attack success rates, achieving reductions of up to 72%, while simultaneously enhancing area efficiency by as much as 3.79 times.
• Abstract（参考訳）: 電力サイドチャネル(PSC)は、電力消費パターンを利用して機密情報を抽出し、安全なシステムに不可欠な暗号操作にリスクを及ぼす。 マスク、合成中の複雑な統合、かなりの領域のオーバーヘッド、論理合成中の最適化への感受性など、従来の対策は課題に直面している。 これらの問題に対処するために,PSC攻撃に対する暗号ハードウェア耐性を高めるために設計された新しい論理合成フレームワークであるPoSynを紹介する。 本手法は, PSCリークを最小限に抑えるため, 脆弱なRTL成分を標準セルに最適にマッピングすることに焦点を当てる。 RTL設計と標準セルライブラリの両方から重要な特徴を取り入れたコスト関数を利用することで、設計機能を変更することなく、RTL-to-netlist変換時のマッピング基準を戦略的に修正する。 さらに、理論上、PoSynは相互情報漏洩を最小限に抑え、PSC脆弱性に対するセキュリティを強化する。 65nm, 45nm, 15nmのテクノロジーノードにおいて, AES, RSA, PRESENT, Saber や CRYSTALS-Kyber などのポスト量子暗号アルゴリズムを含む様々な暗号ハードウェア実装のPoSynを評価した。 実験の結果, 差分パワー分析(DPA)と相関パワー分析(CPA)の攻撃の成功率が有意に低下し, それぞれ3%, 6%であった。 TVLA分析はさらに、合成ネットリストが無視できる漏洩を示すことを確認している。 さらに、マスクやシャッフルなどの従来の対策と比較して、PoSynは攻撃成功率を著しく下げ、最大72%の削減を実現し、同時に面積効率を3.79倍に向上させた。

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