論文の概要: Cost-Effective Optimization and Implementation of the CRT-Paillier Decryption Algorithm for Enhanced Performance

• arxiv url: http://arxiv.org/abs/2506.17935v1
• Date: Sun, 22 Jun 2025 08:06:36 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-24 19:06:36.656632
• Title: Cost-Effective Optimization and Implementation of the CRT-Paillier Decryption Algorithm for Enhanced Performance
• Title（参考訳）: 性能向上のためのCRT-Paillier復号アルゴリズムのコスト効果最適化と実装
• Authors: Zhengwu Huang, Ding Deng, Pengyue Sun, Guangfu Sun, Xiaomei Tang,
• Abstract要約: 本稿では,eCRT-Paillier復号アルゴリズムを提案する。 これらの2つの改善により、CRT-Paillier復号アルゴリズムの後処理において、50%のモジュラ乗算と60%の判定操作が削減された。 評価のために、Xilinx Virtex-7 FPGAにMESAという高スループットで効率的なPaillierアクセラレータを実装した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: To address the privacy protection problem in cloud computing, privacy enhancement techniques such as the Paillier additive homomorphism algorithm are receiving widespread attention. Paillier algorithm allows addition and scalar multiplication operations in dencrypted state, which can effectively protect privacy. However, its computational efficiency is limited by complex modulo operations due to the ciphertext expansion followed by encryption. To accelerate its decryption operation, the Chinese Remainder Theorem (CRT) is often used to optimize these modulo operations, which lengthens the decryption computation chain in turn. To address this issue, we propose an eCRT-Paillier decryption algorithm that shortens the decryption computation chain by combining precomputed parameters and eliminating extra judgment operations introduced by Montgomery modular multiplications. These two improvements reduce 50% modular multiplications and 60% judgment operations in the postprocessing of the CRT-Paillier decryption algorithm. Based on these improvements, we propose a highly parallel full-pipeline architecture to eliminate stalls caused by multiplier reuse in traditional modular exponentiation operations. This architecture also adopts some optimizations such as simplifying modular exponentiation units by dividing the exponent into segments and parallelizing data flow by multi-core instantiation. Finally, a high-throughput and efficient Paillier accelerator named MESA was implemented on the Xilinx Virtex-7 FPGA for evaluation, which can complete a decryption using 2048-bit key within 0.577ms under 100 MHz clock frequency. Compared to prior works, MESA demonstrates a throughput improvement of 1.16 to 313.21 under identical conditions, also with enhancements in area efficiency for LUT, DSP, and FF of 3.32 to 117.55, 1.49 to 1.64, and 2.94 to 9.94, respectively.
• Abstract（参考訳）: クラウドコンピューティングにおけるプライバシ保護問題に対処するため、Paillier加法準同型アルゴリズムのようなプライバシ強化技術が広く注目を集めている。 Paillierアルゴリズムは、暗号化された状態での追加およびスカラー乗算操作を可能にし、効果的にプライバシを保護することができる。 しかし、その計算効率は暗号文の拡張と暗号化による複雑なモジュロ演算によって制限される。 復号化処理を高速化するため、中国語のRemainder Theorem (CRT) は復号化演算を最適化するためにしばしば使用される。 この問題に対処するため,モンゴメリーのモジュラー乗算で導入された事前計算パラメータと余分な判定操作を組み合わせ,復号化計算チェーンを短縮するeCRT-Paillier復号アルゴリズムを提案する。 これらの2つの改善により、CRT-Paillier復号アルゴリズムの後処理において、50%のモジュラ乗算と60%の判定操作が削減された。 これらの改良に基づき,従来のモジュラー指数演算における乗算器の再利用によるストールを解消する,並列性の高いフルパイプアーキテクチャを提案する。 このアーキテクチャはまた、指数をセグメントに分割し、マルチコアインスタンス化によってデータフローを並列化するモジュラー指数単位を単純化するなど、いくつかの最適化も採用している。 最後に、評価のためにXilinx Virtex-7 FPGAにMESAと呼ばれる高スループットで効率的なPaillierアクセラレータを実装し、100MHzのクロック周波数で0.577msの2048ビット鍵で復号を実現できる。 以前の研究と比較すると、MESAは同じ条件下で1.16から313.21のスループット向上を示し、LUT、DSP、FFの面積効率は3.32から117.55、FFは1.49から1.64、FFは2.94から9.94に向上した。

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