論文の概要: Two Variations of Quantum Phase Estimation for Reducing Circuit Error Rates: Application to the Harrow--Hassidim--Lloyd Algorithm

• arxiv url: http://arxiv.org/abs/2507.06711v1
• Date: Wed, 09 Jul 2025 10:08:50 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-07-10 17:37:43.545398
• Title: Two Variations of Quantum Phase Estimation for Reducing Circuit Error Rates: Application to the Harrow--Hassidim--Lloyd Algorithm
• Title（参考訳）: 回路誤差低減のための量子位相推定の2つのバリエーション:Harrow-Hassidim-Lloydアルゴリズムへの応用
• Authors: Yonghae Lee, Minjin Choi, Youngho Min, Eunok Bae, Sunghyun Bae,
• Abstract要約: 本稿では,量子位相推定アルゴリズムの2つのバリエーションを紹介する。 線形系を解くためのHarrow-Hassidim-Lloydアルゴリズムの量子古典的ハイブリッド実装に統合する。
• 参考スコア（独自算出の注目度）: 1.3797901915908073
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We introduce two variations of the quantum phase estimation algorithm: quantum shifted phase estimation and quantum punctured phase estimation. The shifted method employs a bit-string left shift to discard the most significant bit and focus on lower-order phase components, and the punctured method removes qubits corresponding to known phase bits, thereby streamlining the circuit. To demonstrate the effectiveness of the two variations, we integrate them into a hybrid quantum-classical implementation of the Harrow--Hassidim--Lloyd algorithm for solving linear systems. The hybrid method leverages both quantum and classical processors to identify and remove unnecessary qubits and gates. As a result, our method reduces qubit and gate counts compared to previous implementations, leading to lower overall circuit error rates on current hardware. Experimental demonstrations on IBM superconducting hardware confirm the error-mitigation effectiveness of the proposed hybrid method.
• Abstract（参考訳）: 本稿では,量子位相推定アルゴリズムの2つのバリエーションとして,量子シフト位相推定法と量子定数位相推定法を紹介する。 シフトした方法は、最も重要なビットを捨て、下位の位相成分にフォーカスするために、ビットストリング左シフトを採用し、句読点法は既知の位相ビットに対応するキュービットを除去し、回路を合理化する。 この2つの変分の有効性を実証するため、線形系を解くためにHarrow-Hassidim-Lloydアルゴリズムのハイブリッド量子古典的実装に統合する。 このハイブリッド方式は量子プロセッサと古典プロセッサの両方を利用して不要な量子ビットとゲートを識別・除去する。 その結果,従来の実装に比べてキュービット数やゲート数が少なくなり,現在のハードウェアにおける回路エラー率も低下することがわかった。 IBM超電導ハードウェアの実証実験により,提案手法の誤差軽減効果が確認された。

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