論文の概要: BitParticle: Partializing Sparse Dual-Factors to Build Quasi-Synchronizing MAC Arrays for Energy-efficient DNNs

• arxiv url: http://arxiv.org/abs/2507.09780v1
• Date: Sun, 13 Jul 2025 20:27:27 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-07-15 18:48:23.974519
• Title: BitParticle: Partializing Sparse Dual-Factors to Build Quasi-Synchronizing MAC Arrays for Energy-efficient DNNs
• Title（参考訳）: BitParticle:省エネルギーDNNのための準同期MACアレイ構築のためのスパーズデュアルファクタの部分化
• Authors: Feilong Qiaoyuan, Jihe Wang, Zhiyu Sun, Linying Wu, Yuanhua Xiao, Danghui Wang,
• Abstract要約: 量子化ディープニューラルネットワーク(DNN)におけるビットレベルの空間性は、MAC(Multiply-Accumulate)操作を最適化するための大きなポテンシャルを提供する。 しかし、2つの重要な課題は依然として実用的利用を制限している。 第一に、従来のビットシリアルアプローチは両方の要素の空間性を同時に利用できない。 第二に、ビットレベルの間隔の変動はMAC演算の変動周期数につながる。
• 参考スコア（独自算出の注目度）: 1.5079304866622987
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Bit-level sparsity in quantized deep neural networks (DNNs) offers significant potential for optimizing Multiply-Accumulate (MAC) operations. However, two key challenges still limit its practical exploitation. First, conventional bit-serial approaches cannot simultaneously leverage the sparsity of both factors, leading to a complete waste of one factor' s sparsity. Methods designed to exploit dual-factor sparsity are still in the early stages of exploration, facing the challenge of partial product explosion. Second, the fluctuation of bit-level sparsity leads to variable cycle counts for MAC operations. Existing synchronous scheduling schemes that are suitable for dual-factor sparsity exhibit poor flexibility and still result in significant underutilization of MAC units. To address the first challenge, this study proposes a MAC unit that leverages dual-factor sparsity through the emerging particlization-based approach. The proposed design addresses the issue of partial product explosion through simple control logic, resulting in a more area- and energy-efficient MAC unit. In addition, by discarding less significant intermediate results, the design allows for further hardware simplification at the cost of minor accuracy loss. To address the second challenge, a quasi-synchronous scheme is introduced that adds cycle-level elasticity to the MAC array, reducing pipeline stalls and thereby improving MAC unit utilization. Evaluation results show that the exact version of the proposed MAC array architecture achieves a 29.2% improvement in area efficiency compared to the state-of-the-art bit-sparsity-driven architecture, while maintaining comparable energy efficiency. The approximate variant further improves energy efficiency by 7.5%, compared to the exact version. Index-Terms: DNN acceleration, Bit-level sparsity, MAC unit
• Abstract（参考訳）: 量子化ディープニューラルネットワーク(DNN)におけるビットレベルの空間性は、MAC(Multiply-Accumulate)操作を最適化するための大きなポテンシャルを提供する。 しかし、2つの重要な課題は依然として実用的利用を制限している。 第一に、従来のビットシリアルアプローチは両方の因子の空白を同時に利用することができず、1つの因子の空白を完全に無駄にする。 二重要素間隔を利用するように設計された手法は、まだ探査の初期段階にあり、部分的な製品爆発の課題に直面している。 第二に、ビットレベルの間隔の変動はMAC演算の変動周期数につながる。 2要素間隔に適した既存の同期スケジューリングスキームは、柔軟性が低く、MACユニットの大幅な非活用がもたらされる。 この課題に対処するため,本研究では,新たなパーティクル化に基づくアプローチにより,二要素間隔を生かしたMACユニットを提案する。 提案した設計は、単純な制御論理により部分的な製品爆発の問題に対処し、より面積とエネルギー効率の良いMACユニットをもたらす。 さらに、重要な中間結果を捨てることによって、この設計により、わずかな精度の損失を犠牲にして、さらなるハードウェアの単純化が可能になる。 第2の課題に対処するために、MACアレイにサイクルレベルの弾力性を追加し、パイプラインストールを低減し、MACユニットの利用を改善する準同期方式が導入された。 提案したMACアレイアーキテクチャの正確なバージョンは、同等のエネルギー効率を維持しつつ、最先端のビットスパーシリティ駆動アーキテクチャと比較して29.2%の効率向上を実現していることを示す。 この近似変種は、正確なバージョンに比べてエネルギー効率を7.5%向上させる。 Index-Terms: DNNAcceleration, Bit-level sparsity, MAC Unit

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