論文の概要: One Step Beyond: Feedthrough & Placement-Aware Rectilinear Floorplanner

• arxiv url: http://arxiv.org/abs/2507.14914v1
• Date: Sun, 20 Jul 2025 11:00:18 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-07-22 20:51:32.123785
• Title: One Step Beyond: Feedthrough & Placement-Aware Rectilinear Floorplanner
• Title（参考訳）: フィードスルーとプレースメントを意識したリクチリニアフロアプランナー
• Authors: Zhexuan Xu, Jie Wang, Siyuan Xu, Zijie Geng, Mingxuan Yuan, Feng Wu,
• Abstract要約: フロアプランニングは、チップキャンバス上のモジュールの形状と位置を決定する。 現在のフロアプランニングアプローチは、その後の物理的な設計段階と統合できない。 本稿では,3段階のフィードスルーと配置を意識したリチニアフロアプランナであるFloraを提案する。
• 参考スコア（独自算出の注目度）: 35.39679825578791
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Floorplanning determines the shapes and locations of modules on a chip canvas and plays a critical role in optimizing the chip's Power, Performance, and Area (PPA) metrics. However, existing floorplanning approaches often fail to integrate with subsequent physical design stages, leading to suboptimal in-module component placement and excessive inter-module feedthrough. To tackle this challenge, we propose Flora, a three-stage feedthrough and placement aware rectilinear floorplanner. In the first stage, Flora employs wiremask and position mask techniques to achieve coarse-grained optimization of HPWL and feedthrough. In the second stage, under the constraint of a fixed outline, Flora achieves a zero-whitespace layout by locally resizing module shapes, thereby performing fine-grained optimization of feedthrough and improving component placement. In the third stage, Flora utilizes a fast tree search-based method to efficiently place components-including macros and standard cells-within each module, subsequently adjusting module boundaries based on the placement results to enable cross-stage optimization. Experimental results show that Flora outperforms recent state-of-the-art floorplanning approaches, achieving an average reduction of 6% in HPWL, 5.16% in FTpin, 29.15% in FTmod, and a 14% improvement in component placement performance.
• Abstract（参考訳）: フロアプランニングは、チップキャンバス上のモジュールの形状と位置を決定し、チップのパワー、パフォーマンス、エリア(PPA)メトリクスを最適化する上で重要な役割を果たす。 しかし、既存のフロアプランニングアプローチは、しばしばその後の物理的な設計段階と統合できず、最適化されたモジュール内コンポーネント配置と過剰なモジュール間フィードスルーに繋がる。 この課題に対処するため,我々は3段階のフィードスルーとリチニアフロアプランナの配置を意識したフロラを提案する。 第1段階では、フロラはHPWLとフィードスルーの粗粒度最適化を実現するためにワイヤマスクと位置マスク技術を使用している。 第2段階では、固定アウトラインの制約の下で、モジュール形状を局所的に変更し、フィードスルーのきめ細かい最適化を行い、部品配置を改善することにより、ゼロホワイトスペースレイアウトを実現する。 第3段階では、フローラは高速木探索法を用いて、各モジュールにマクロや標準セルを含むコンポーネントを効率よく配置し、配置結果に基づいてモジュール境界を調整することにより、クロスステージ最適化を実現する。 実験の結果、フロラは最近の最先端のフロアプランニング手法よりも優れており、HPWLでは6%、FTpinでは5.16%、FTmodでは29.15%、部品配置性能は14%向上している。

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