論文の概要: EasySize: Elastic Analog Circuit Sizing via LLM-Guided Heuristic Search
- arxiv url: http://arxiv.org/abs/2508.05113v1
- Date: Thu, 07 Aug 2025 07:47:07 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-08-08 18:59:39.749848
- Title: EasySize: Elastic Analog Circuit Sizing via LLM-Guided Heuristic Search
- Title（参考訳）: EasySize: LLM誘導ヒューリスティックサーチによる弾性アナログ回路サイズ化
- Authors: Xinyue Wu, Fan Hu, Shaik Jani Babu, Yi Zhao, Xinfei Guo,
- Abstract要約: EasySizeはQwen3-8Bモデルに基づく最初の軽量ゲートサイズフレームワークである。
タスク固有の損失関数を動的に構築するために、パフォーマンスメトリクスのさまざまなEase of Attainability(EOA)を利用する。
EasySizeは、ゲートサイズにおける人間の専門知識や計算資源への依存を著しく減らすことができる。
- 参考スコア（独自算出の注目度）: 5.616653179478344
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Analog circuit design is a time-consuming, experience-driven task in chip development. Despite advances in AI, developing universal, fast, and stable gate sizing methods for analog circuits remains a significant challenge. Recent approaches combine Large Language Models (LLMs) with heuristic search techniques to enhance generalizability, but they often depend on large model sizes and lack portability across different technology nodes. To overcome these limitations, we propose EasySize, the first lightweight gate sizing framework based on a finetuned Qwen3-8B model, designed for universal applicability across process nodes, design specifications, and circuit topologies. EasySize exploits the varying Ease of Attainability (EOA) of performance metrics to dynamically construct task-specific loss functions, enabling efficient heuristic search through global Differential Evolution (DE) and local Particle Swarm Optimization (PSO) within a feedback-enhanced flow. Although finetuned solely on 350nm node data, EasySize achieves strong performance on 5 operational amplifier (Op-Amp) netlists across 180nm, 45nm, and 22nm technology nodes without additional targeted training, and outperforms AutoCkt, a widely-used Reinforcement Learning based sizing framework, on 86.67\% of tasks with more than 96.67\% of simulation resources reduction. We argue that EasySize can significantly reduce the reliance on human expertise and computational resources in gate sizing, thereby accelerating and simplifying the analog circuit design process. EasySize will be open-sourced at a later date.
- Abstract（参考訳）: アナログ回路設計は、チップ開発における時間を要する経験駆動の課題である。
AIの進歩にもかかわらず、アナログ回路の普遍的で高速で安定したゲートサイズ法を開発することは大きな課題である。
近年,Large Language Models (LLMs) とヒューリスティック検索技術を組み合わせて一般化可能性を高めている。
これらの制約を克服するために,プロセスノード,設計仕様,回路トポロジ間の普遍的な適用性のために設計されたQwen3-8Bモデルに基づく,最初の軽量ゲートサイズフレームワークであるEasySizeを提案する。
EasySizeは、タスク固有の損失関数を動的に構築するために、パフォーマンスメトリクスの様々なEase of Attainability(EOA)を利用して、グローバル微分進化(DE)とローカルパーティクルスワーム最適化(PSO)による効率的なヒューリスティック検索を可能にする。
350nmのノードデータのみに微調整されているが、EasySizeは、180nm、45nm、22nmの5つの動作増幅器(Op-Amp)ネットリストにおいて、追加の目標トレーニングを伴わず、96.67\%以上のシミュレーションリソースの削減を伴う86.67\%のタスクに対して、広く使用されている強化学習ベースのサイズフレームワークであるAutoCktより優れたパフォーマンスを実現している。
我々は、ゲートサイズにおける人間の専門知識や計算資源への依存を著しく低減し、アナログ回路設計プロセスの高速化と簡素化を図ることができると論じる。
EasySizeは後日オープンソース化される予定だ。
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