論文の概要: ViTAD: Timing Violation-Aware Debugging of RTL Code using Large Language Models

• arxiv url: http://arxiv.org/abs/2508.13257v1
• Date: Mon, 18 Aug 2025 16:41:32 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-08-20 15:36:31.69226
• Title: ViTAD: Timing Violation-Aware Debugging of RTL Code using Large Language Models
• Title（参考訳）: ViTAD: 大規模言語モデルを用いたRTLコードのタイミング違反対応デバッグ
• Authors: Wenhao Lv, Yingjie Xia, Xiyuan Chen, Li Kuang,
• Abstract要約: ViTADは、タイミング違反の根本原因を効率的に分析し、ターゲットとする修復戦略を動的に生成する手法である。 STDGに基づいて、違反経路解析を行い、大きな言語モデル(LLM)を用いて違反の根本原因を推測する。 LLMのみを用いたベースラインは54.38%であるのに対し,本手法はタイミング違反の修復において73.68%の成功率を達成した。
• 参考スコア（独自算出の注目度）: 7.564898429501228
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: In modern Very Large Scale Integrated (VLSI) circuit design flow, the Register-Transfer Level (RTL) stage presents a critical opportunity for timing optimization. Addressing timing violations at this early stage is essential, as modern systems demand higher speeds, where even minor timing violations can lead to functional failures or system crashes. However, traditional timing optimization heavily relies on manual expertise, requiring engineers to iteratively analyze timing reports and debug. To automate this process, this paper proposes ViTAD, a method that efficiently analyzes the root causes of timing violations and dynamically generates targeted repair strategies. Specifically, we first parse Verilog code and timing reports to construct a Signal Timing Dependency Graph (STDG). Based on the STDG, we perform violation path analysis and use large language models (LLMs) to infer the root causes of violations. Finally, by analyzing the causes of violations, we selectively retrieve relevant debugging knowledge from a domain-specific knowledge base to generate customized repair solutions. To evaluate the effectiveness of our method, we construct a timing violation dataset based on real-world open-source projects. This dataset contains 54 cases of violations. Experimental results show that our method achieves a 73.68% success rate in repairing timing violations, while the baseline using only LLM is 54.38%. Our method improves the success rate by 19.30%.
• Abstract（参考訳）: 現代のVery Large Scale Integrated (VLSI) 回路設計フローでは、レジスタ-トランスファーレベル (RTL) ステージがタイミング最適化の重要な機会となる。 現代のシステムでは、小さなタイミング違反であっても機能障害やシステムクラッシュにつながるような、より高速な速度が要求されるため、この初期段階でのタイミング違反に対処することが不可欠である。 しかし、従来のタイミング最適化は手作業の専門知識に大きく依存しており、エンジニアはタイミングレポートとデバッグを反復的に分析する必要がある。 このプロセスを自動化するために, タイミング違反の根本原因を効率的に解析し, 対象とする修復戦略を動的に生成する手法であるViTADを提案する。 具体的には、まずVerilogコードとタイミングレポートを解析し、信号タイミング依存グラフ(STDG)を構築する。 STDGに基づいて、違反経路解析を行い、大きな言語モデル(LLM)を用いて違反の根本原因を推測する。 最後に,違反の原因を分析することにより,ドメイン固有の知識ベースから適切なデバッグ知識を選択的に検索し,カスタマイズされた修復ソリューションを生成する。 提案手法の有効性を評価するため,実世界のオープンソースプロジェクトに基づくタイミング違反データセットを構築した。 このデータセットには、54の違反事例が含まれている。 実験の結果,LSMのみを用いたベースラインは54.38%であり,タイミング違反の修復において73.68%の成功率を達成した。 我々の方法は成功率を19.30%向上させる。

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