論文の概要: DR-CircuitGNN: Training Acceleration of Heterogeneous Circuit Graph Neural Network on GPUs

• arxiv url: http://arxiv.org/abs/2508.16769v1
• Date: Fri, 22 Aug 2025 20:05:38 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-08-26 18:43:45.169424
• Title: DR-CircuitGNN: Training Acceleration of Heterogeneous Circuit Graph Neural Network on GPUs
• Title（参考訳）: DR-CircuitGNN:GPUを用いた不均一回路グラフニューラルネットワークのトレーニング高速化
• Authors: Yuebo Luo, Shiyang Li, Junran Tao, Kiran Thorat, Xi Xie, Hongwu Peng, Nuo Xu, Caiwen Ding, Shaoyi Huang,
• Abstract要約: 不均一グラフニューラルネットワーク(HGNN)は、位相的関係と幾何学的特徴の両方を捉えることにより、EDA回路グラフをよりよく解釈することができる。 EDA関連回路グラフデータセット上でHGNNのトレーニングを高速化するために,行ワイドスペーサリティを意識したDynamic-ReLUを活用する高速GPUカーネル設計のDR-CircuitGNNを提案し,不均一なメッセージパス中にSpMMカーネルを最適化する。
• 参考スコア（独自算出の注目度）: 24.65955578784123
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The increasing scale and complexity of integrated circuit design have led to increased challenges in Electronic Design Automation (EDA). Graph Neural Networks (GNNs) have emerged as a promising approach to assist EDA design as circuits can be naturally represented as graphs. While GNNs offer a foundation for circuit analysis, they often fail to capture the full complexity of EDA designs. Heterogeneous Graph Neural Networks (HGNNs) can better interpret EDA circuit graphs as they capture both topological relationships and geometric features. However, the improved representation capability comes at the cost of even higher computational complexity and processing cost due to their serial module-wise message-passing scheme, creating a significant performance bottleneck. In this paper, we propose DR-CircuitGNN, a fast GPU kernel design by leveraging row-wise sparsity-aware Dynamic-ReLU and optimizing SpMM kernels during heterogeneous message-passing to accelerate HGNNs training on EDA-related circuit graph datasets. To further enhance performance, we propose a parallel optimization strategy that maximizes CPU-GPU concurrency by concurrently processing independent subgraphs using multi-threaded CPU initialization and GPU kernel execution via multiple cudaStreams. Our experiments show that on three representative CircuitNet designs (small, medium, large), the proposed method can achieve up to 3.51x and 4.09x speedup compared to the SOTA for forward and backward propagation, respectively. On full-size CircuitNet and sampled Mini-CircuitNet, our parallel design enables up to 2.71x speed up over the official DGL implementation cuSPARSE with negligible impact on correlation scores and error rates.
• Abstract（参考訳）: 集積回路設計の規模と複雑さの増大により、電子設計自動化(EDA)の課題が増大した。 グラフニューラルネットワーク(GNN)は、回路が自然にグラフとして表現できるため、EDA設計を支援するための有望なアプローチとして登場した。 GNNは回路解析の基盤を提供するが、EDA設計の複雑さを完全に捉えることに失敗することが多い。 不均一グラフニューラルネットワーク(HGNN)は、位相的関係と幾何学的特徴の両方を捉えることにより、EDA回路グラフをよりよく解釈することができる。 しかし、改良された表現能力は、シリアルモジュール単位のメッセージパッシングスキームのために、計算の複雑さと処理コストがさらに高くなり、パフォーマンスのボトルネックを生じさせる。 本稿では, DR-CircuitGNNを提案する。DR-CircuitGNNは, EDA関連サーキットグラフデータセット上でのHGNNのトレーニングを高速化するために, 行ワイドスペーサリティを意識したDynamic-ReLUと, 異種メッセージパス中のSpMMカーネルの最適化による高速GPUカーネル設計である。 マルチスレッドCPUの初期化とGPUカーネルの実行を複数キューダストリームで並列処理することで,CPUとGPUの並行処理を最大化する並列最適化手法を提案する。 実験の結果,提案手法は3つの代表的なCircuitNet設計(小,中,大)において,SOTAよりも最大3.51倍,4.09倍の高速化を実現可能であることがわかった。 フルサイズのCircuitNetとサンプル化したMini-CircuitNetでは、公式のDGL実装であるcuSPARSEよりも最大2.71倍高速で、相関スコアとエラーレートに無視できる。

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