論文の概要: Chiplet-Based RISC-V SoC with Modular AI Acceleration

• arxiv url: http://arxiv.org/abs/2509.18355v1
• Date: Mon, 22 Sep 2025 19:31:58 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-09-24 20:41:27.546727
• Title: Chiplet-Based RISC-V SoC with Modular AI Acceleration
• Title（参考訳）: モジュール型AIアクセラレーションによるChipletベースのRISC-V SoC
• Authors: P. Ramkumar, S. S. Bharadwaj,
• Abstract要約: 本稿では、エッジAIデバイスのための新しいチップレットベースのRISC-Vシステム(SoC)を提案する。 提案アーキテクチャは、7nm RISC-V CPUチップレットと2つの5nm AIアクセラレータ、16GB3メモリスタック、専用電力管理コントローラを統合している。 AIに最適化された構成は、従来の基本的なチップレット実装と比較して14.7%のレイテンシ削減、17.3%のスループット改善、16.2%の電力削減を実現している。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Achieving high performance, energy efficiency, and cost-effectiveness while maintaining architectural flexibility is a critical challenge in the development and deployment of edge AI devices. Monolithic SoC designs struggle with this complex balance mainly due to low manufacturing yields (below 16%) at advanced 360 mm^2 process nodes. This paper presents a novel chiplet-based RISC-V SoC architecture that addresses these limitations through modular AI acceleration and intelligent system level optimization. Our proposed design integrates 4 different key innovations in a 30mm x 30mm silicon interposer: adaptive cross-chiplet Dynamic Voltage and Frequency Scaling (DVFS); AI-aware Universal Chiplet Interconnect Express (UCIe) protocol extensions featuring streaming flow control units and compression-aware transfers; distributed cryptographic security across heterogeneous chiplets; and intelligent sensor-driven load migration. The proposed architecture integrates a 7nm RISC-V CPU chiplet with dual 5nm AI accelerators (15 TOPS INT8 each), 16GB HBM3 memory stacks, and dedicated power management controllers. Experimental results across industry standard benchmarks like MobileNetV2, ResNet-50 and real-time video processing demonstrate significant performance improvements. The AI-optimized configuration achieves ~14.7% latency reduction, 17.3% throughput improvement, and 16.2% power reduction compared to previous basic chiplet implementations. These improvements collectively translate to a 40.1% efficiency gain corresponding to ~3.5 mJ per MobileNetV2 inference (860 mW/244 images/s), while maintaining sub-5ms real-time capability across all experimented workloads. These performance upgrades demonstrate that modular chiplet designs can achieve near-monolithic computational density while enabling cost efficiency, scalability and upgradeability, crucial for next-generation edge AI device applications.
• Abstract（参考訳）: アーキテクチャの柔軟性を維持しながら高いパフォーマンス、エネルギー効率、コスト効率を達成することは、エッジAIデバイスの開発とデプロイにおいて重要な課題である。 モノリシックSoCの設計は、主に36mm^2プロセスノードにおける製造効率の低さ(16%以下)のために、この複雑なバランスに苦しむ。 本稿では,モジュール型AIアクセラレーションとインテリジェントシステムレベルの最適化により,これらの制約に対処する,チップレットベースのRISC-V SoCアーキテクチャを提案する。 提案設計では,30mm×30mmのシリコンインターポーザに,適応型クロスチップレットダイナミック電圧および周波数スケーリング(DVFS),ストリーミングフロー制御ユニットと圧縮対応トランスファーを備えたAI対応ユニバーサルチップレットインターコネクトエクスプレス(UCIe)プロトコル拡張,異種チップレット間の分散暗号化セキュリティ,インテリジェントセンサ駆動負荷マイグレーションの4つの重要なイノベーションを統合する。 提案アーキテクチャは、7nm RISC-V CPUチップレットと2つの5nm AIアクセラレータ(15 TOPS INT8)、16GBのHBM3メモリスタックと専用電力管理コントローラを統合している。 MobileNetV2、ResNet-50、リアルタイムビデオ処理といった業界標準ベンチマークの実験結果は、大幅なパフォーマンス向上を示している。 AIに最適化された構成は、従来の基本的なチップレット実装と比較して14.7%のレイテンシ削減、17.3%のスループット改善、16.2%の電力削減を実現している。 これらの改善は総じて、MobileNetV2の推測(860 mW/244イメージ/s)あたりの3.5 mJに相当する40.1%の効率向上であり、同時に、すべての実験ワークロードで5ms以下のリアルタイム能力を維持している。 これらのパフォーマンス向上は、モジュール型チップレットの設計が、次世代のエッジAIデバイスアプリケーションにとって不可欠なコスト効率、スケーラビリティ、アップグレード性を実現しつつ、ほぼモノリシックな計算密度を実現することを実証している。

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