論文の概要: Decoding Correlated Errors in Quantum LDPC Codes

• arxiv url: http://arxiv.org/abs/2510.14060v1
• Date: Wed, 15 Oct 2025 19:59:05 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-17 21:15:14.602932
• Title: Decoding Correlated Errors in Quantum LDPC Codes
• Title（参考訳）: 量子LDPC符号における符号関連誤りの復号
• Authors: Arshpreet Singh Maan, Francisco-Garcia Herrero, Alexandru Paler, Valentin Savin,
• Abstract要約: 本稿では,回路レベルの雑音下での量子LDPC符号における相関誤差の復号化フレームワークを提案する。 提案手法のコアは、相関検出誤差モデルを変更する干渉法(GARI)のグラフ拡張と再配線である。 FPGA実装の予備的な結果は、この高い精度をリアルタイムに達成でき、デコードインスタンスの99.99%において、平均デコードレイテンシは273 ns、サブマイクロ秒レイテンシは99.99%であることを示している。
• 参考スコア（独自算出の注目度）: 41.04211723135311
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: We introduce a decoding framework for correlated errors in quantum LDPC codes under circuit-level noise. The core of our approach is a graph augmentation and rewiring for interference (GARI) method, which modifies the correlated detector error model by eliminating 4-cycles involving Y-type errors, while preserving the equivalence of the decoding problem. We test our approach on the bivariate bicycle codes of distances 6, 10, and 12. A normalized min-sum decoder with a hybrid serial-layered schedule is applied on the transformed graph, achieving high accuracy with low latency. Performance is further enhanced through ensemble decoding, where 24 randomized normalized min-sum decoders run in parallel on the transformed graph, yielding the highest reported accuracy (on par with XYZ-Relay-BP) with unprecedented speed for the tested codes under uniform depolarizing circuit level noise. For the distance 12 (gross) code, our approach yields a logical error rate of $(6.70 \pm 1.93) \times 10^{-9}$ at a practical physical error rate of $10^{-3}$. Furthermore, preliminary FPGA implementation results show that such high accuracy can be achieved in real time, with a per-round average decoding latency of 273 ns and sub-microsecond latency in 99.99% of the decoding instances.
• Abstract（参考訳）: 本稿では,回路レベルの雑音下での量子LDPC符号における相関誤差の復号化フレームワークを提案する。 提案手法のコアは,Y型エラーを含む4サイクルを排除し,デコード問題の等価性を保ちながら相関検出誤差モデルを変更するGARI法(Graph augmentation and rewiring for interference)である。 距離6,10,12の2変量自転車符号に対するアプローチを検証した。 低レイテンシで高精度な変換グラフ上に、ハイブリッドシリアル層スケジュールを持つ正規化min-sumデコーダを適用する。 アンサンブル復号によりさらに性能が向上し、24個のランダム化された正規化min-sumデコーダが変換されたグラフ上で並列に実行され、テストコードに対して一様分極回路レベルのノイズ下では前例のない速度で(XYZ-Relay-BPと同等の)高い精度で報告される。 距離12 (gross) 符号に対しては, 論理誤差率(6.70 \pm 1.93) \times 10^{-9}$を, 実際の物理誤差率10^{-3}$で生成する。 さらに、FPGA実装の予備的な結果から、この高い精度をリアルタイムに達成でき、デコードインスタンスの99.99%において、平均デコードレイテンシは273 ns、サブマイクロ秒レイテンシは99.99%である。

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