論文の概要: QiMeng-SALV: Signal-Aware Learning for Verilog Code Generation

• arxiv url: http://arxiv.org/abs/2510.19296v2
• Date: Tue, 04 Nov 2025 08:39:14 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-05 20:56:29.037627
• Title: QiMeng-SALV: Signal-Aware Learning for Verilog Code Generation
• Title（参考訳）: QiMeng-SALV:Verilogコード生成のための信号認識学習
• Authors: Yang Zhang, Rui Zhang, Jiaming Guo, Lei Huang, Di Huang, Yunpu Zhao, Shuyao Cheng, Pengwei Jin, Chongxiao Li, Zidong Du, Xing Hu, Qi Guo, Yunji Chen,
• Abstract要約: 我々は,Verilogコード生成のための信号認識学習(QiMeng-SALV)を提案する。 トレーニングデータにおける参照モジュールの機能的正当性を,参照モジュールの機能的正当性と比較することにより検証する。 最後に,信号レベル符号セグメントに最適化された信号認識型DPOを提案する。
• 参考スコア（独自算出の注目度）: 47.82802346420197
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The remarkable progress of Large Language Models (LLMs) presents promising opportunities for Verilog code generation which is significantly important for automated circuit design. The lacking of meaningful functional rewards hinders the preference optimization based on Reinforcement Learning (RL) for producing functionally correct Verilog code. In this paper, we propose Signal-Aware Learning for Verilog code generation (QiMeng-SALV) by leveraging code segments of functionally correct output signal to optimize RL training. Considering Verilog code specifies the structural interconnection of hardware gates and wires so that different output signals are independent, the key insight of QiMeng-SALV is to extract verified signal-aware implementations in partially incorrect modules, so as to enhance the extraction of meaningful functional rewards. Roughly, we verify the functional correctness of signals in generated module by comparing with that of reference module in the training data. Then abstract syntax tree (AST) is employed to identify signal-aware code segments which can provide meaningful functional rewards from erroneous modules. Finally, we introduce signal-aware DPO which is optimized on the correct signal-level code segments, thereby preventing noise and interference from incorrect signals. The proposed QiMeng-SALV underscores the paradigm shift from conventional module-level to fine-grained signal-level optimization in Verilog code generation, addressing the issue of insufficient functional rewards. Experiments demonstrate that our method achieves state-of-the-art performance on VerilogEval and RTLLM, with a 7B parameter model matching the performance of the DeepSeek v3 671B model and significantly outperforming the leading open-source model CodeV trained on the same dataset. Our code is available at https://github.com/zy1xxx/SALV.
• Abstract（参考訳）: LLM(Large Language Models)の顕著な進歩は、自動回路設計において非常に重要であるVerilogコード生成に有望な機会をもたらす。 有意義な機能報酬の欠如は、機能的に正しいVerilogコードを生成するための強化学習(RL)に基づく優先最適化を妨げる。 本稿では,関数的に正しい出力信号のコードセグメントを利用してRL学習を最適化する,Verilogコード生成のための信号認識学習(QiMeng-SALV)を提案する。 Verilogのコードは、異なる出力信号が独立するようにハードウェアゲートとワイヤの構造的相互接続を規定していることを考えると、QiMeng-SALVの重要な洞察は、有意義な機能的報酬の抽出を強化するために、部分的に不正なモジュールにおける検証済みの信号認識実装を抽出することである。 本稿では,学習データにおける参照モジュールの機能的正当性を,参照モジュールの機能的正当性と比較することにより検証する。 次に、抽象構文木(AST)を使用して、誤ったモジュールから有意義な機能的な報酬を提供する信号認識コードセグメントを識別する。 最後に、正しい信号レベル符号セグメントに最適化された信号認識DPOを導入し、不正確な信号のノイズや干渉を防止する。 提案されたQiMeng-SALVは、Verilogコード生成における従来のモジュールレベルから微粒な信号レベル最適化へのパラダイムシフトを強調し、機能的報酬の不足の問題に対処する。 提案手法は,DeepSeek v3 671Bモデルの性能に適合する7Bパラメータモデルを用いて,VerilogEval と RTLLM の最先端性能を実現し,同じデータセット上でトレーニングされた主要なオープンソースモデル CodeV を大幅に上回ることを示す。 私たちのコードはhttps://github.com/zy1xxx/SALV.comで公開されています。

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