論文の概要: FaRAccel: FPGA-Accelerated Defense Architecture for Efficient Bit-Flip Attack Resilience in Transformer Models

• arxiv url: http://arxiv.org/abs/2510.24985v1
• Date: Tue, 28 Oct 2025 21:27:09 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-30 15:50:44.796192
• Title: FaRAccel: FPGA-Accelerated Defense Architecture for Efficient Bit-Flip Attack Resilience in Transformer Models
• Title（参考訳）: FaRAccel: トランスフォーマーモデルにおける効率的なビットフリップ攻撃耐性のためのFPGA高速化ディフェンスアーキテクチャ
• Authors: Najmeh Nazari, Banafsheh Saber Latibari, Elahe Hosseini, Fatemeh Movafagh, Chongzhou Fang, Hosein Mohammadi Makrani, Kevin Immanuel Gubbi, Abhijit Mahalanobis, Setareh Rafatirad, Hossein Sayadi, Houman Homayoun,
• Abstract要約: Forget and Rewire(FaR)方法論は、Transformerベースのモデル上でBit-Flip Attacks(BFA)に対して強力なレジリエンスを示した。 FPGA上に実装されたハードウェアアクセラレーションアーキテクチャであるFaRAccelを提案する。 FaRAccelは動的アクティベーションリルーチンのための再構成可能なロジックと、スイッチング構成の軽量ストレージを統合し、最小のエネルギーオーバーヘッドで低遅延推論を可能にする。
• 参考スコア（独自算出の注目度）: 7.085700272776079
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: Forget and Rewire (FaR) methodology has demonstrated strong resilience against Bit-Flip Attacks (BFAs) on Transformer-based models by obfuscating critical parameters through dynamic rewiring of linear layers. However, the application of FaR introduces non-negligible performance and memory overheads, primarily due to the runtime modification of activation pathways and the lack of hardware-level optimization. To overcome these limitations, we propose FaRAccel, a novel hardware accelerator architecture implemented on FPGA, specifically designed to offload and optimize FaR operations. FaRAccel integrates reconfigurable logic for dynamic activation rerouting, and lightweight storage of rewiring configurations, enabling low-latency inference with minimal energy overhead. We evaluate FaRAccel across a suite of Transformer models and demonstrate substantial reductions in FaR inference latency and improvement in energy efficiency, while maintaining the robustness gains of the original FaR methodology. To the best of our knowledge, this is the first hardware-accelerated defense against BFAs in Transformers, effectively bridging the gap between algorithmic resilience and efficient deployment on real-world AI platforms.
• Abstract（参考訳）: Forget and Rewire (FaR) の手法は、線形層を動的に切り換えることで臨界パラメータを難読化することで、トランスフォーマーベースのモデル上でのビットフリップ攻撃(BFA)に対して強いレジリエンスを示した。 しかし、FaRの適用は、アクティベーションパスのランタイム修正とハードウェアレベルの最適化の欠如による、非無視のパフォーマンスとメモリオーバーヘッドを導入している。 これらの制約を克服するために,FPGA上に実装されたハードウェアアクセラレーションアーキテクチャであるFaRAccelを提案する。 FaRAccelは動的アクティベーションリルーチンのための再構成可能なロジックと、スイッチング構成の軽量ストレージを統合し、最小のエネルギーオーバーヘッドで低遅延推論を可能にする。 本研究では, トランスフォーマーモデル全体のFaRAccelを評価し, 従来のFaR手法の堅牢性向上を維持しつつ, FaR推論遅延の大幅な低減とエネルギー効率の向上を図った。 私たちの知る限りでは、トランスフォーマーにおけるBFAに対するハードウェアアクセラレーションによる最初の防衛であり、アルゴリズムのレジリエンスと現実のAIプラットフォームへの効率的なデプロイのギャップを効果的に埋めています。

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