論文の概要: VFocus: Better Verilog Generation from Large Language Model via Focused Reasoning
- arxiv url: http://arxiv.org/abs/2511.02285v1
- Date: Tue, 04 Nov 2025 05:54:31 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-11-05 18:47:05.822729
- Title: VFocus: Better Verilog Generation from Large Language Model via Focused Reasoning
- Title（参考訳）: VFocus: 集中型推論による大規模言語モデルによるベリログ生成の改善
- Authors: Zhuorui Zhao, Bing Li, Grace Li Zhang, Ulf Schlichtmann,
- Abstract要約: 大規模言語モデル(LLM)は、Verilogコードの生成において驚くべき可能性を示しているが、機能的正確性を保証することは依然として課題である。
本稿では,VFocusを提案する。VFocusは,LLM推論の焦点を重要な決定点に絞ることで,Verilog生成を強化する3段階のフレームワークである。
VerilogEval-Human ベンチマークの実験では、VFocus は複数の推論 LLM に対してパス@1 の正確性を大幅に改善している。
- 参考スコア（独自算出の注目度）: 8.207258785260722
- License: http://creativecommons.org/licenses/by-nc-sa/4.0/
- Abstract: Large Language Models (LLMs) have shown impressive potential in generating Verilog codes, but ensuring functional correctness remains a challenge. Existing approaches often rely on self-consistency or simulation feedback to select the best candidate, but they miss opportunities to focus LLM reasoning on the most informative parts of the design. We propose VFocus, a three-stage framework that enhances Verilog generation by sharpening the focus of LLM reasoning onto critical decision points in the code generation process. In the \textbf{pre-ranking stage}, VFocus generates multiple code candidates through LLM prompting, retries for syntactically valid outputs, and introduces a \textit{Density-guided Filtering} to retain candidates that fall within the "reasoning sweet spot" for functional correctness. In the \textbf{ranking stage}, we simulate each code candidate using an automatically generated testbench and apply self-consistency-based clustering to identify the most consistent outputs. Finally, in the \textbf{post-ranking refinement stage}, VFocus performs inconsistency mining on top-ranked candidates and invokes reasoning-augmented LLM prompts for candidate refinement. Experiments on the VerilogEval-Human benchmark show that VFocus significantly improves the pass@1 correctness across multiple reasoning LLMs, demonstrating its effectiveness in enhancing Verilog generation for complex hardware design tasks.
- Abstract（参考訳）: 大規模言語モデル(LLM)は、Verilogコードの生成において驚くべき可能性を示しているが、機能的正確性を保証することは依然として課題である。
既存のアプローチは、最良の候補を選択するために自己整合性やシミュレーションのフィードバックに頼っていることが多いが、LLM推論を設計の最も有益な部分に集中する機会を逃している。
本稿では,VFocusを提案する。VFocusは,コード生成プロセスにおいて重要な決定点にLLM推論の焦点を絞ることで,Verilog生成を強化する3段階フレームワークである。
textbf{pre- rank stage} では、VFocus は LLM のプロンプト、構文的に有効な出力の再試行を通じて複数のコード候補を生成し、機能的正しさのために "resoning sweet spot" に該当する候補を保持するために \textit{Density-guided Filtering} を導入している。
textbf{ ranking stage}では、自動生成されたテストベンチを使って各コード候補をシミュレートし、自己整合性に基づくクラスタリングを適用し、最も一貫性のある出力を識別する。
最後に、textbf{post- grade refinement stage} において、VFocus は上位の候補に対して一貫性のないマイニングを行い、候補の洗練のために推論強化 LLM プロンプトを実行する。
VerilogEval-Human ベンチマークの実験では、VFocus は複数の推論 LLM に対してパス@1 の正確性を大幅に改善し、複雑なハードウェア設計タスクに対してVerilog 生成を向上する効果を示した。
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