論文の概要: Zero-Noise Extrapolation via Cyclic Permutations of Quantum Circuit Layouts

• arxiv url: http://arxiv.org/abs/2511.02901v1
• Date: Tue, 04 Nov 2025 19:00:00 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-06 18:19:32.206124
• Title: Zero-Noise Extrapolation via Cyclic Permutations of Quantum Circuit Layouts
• Title（参考訳）: 量子回路レイアウトの周期的な置換によるゼロノイズ外挿
• Authors: Zahar Sayapin, Daniil Rabinovich, Nikita Korolev, Kirill Lakhmanskiy,
• Abstract要約: 本稿では, 周期レイアウト置換に基づくゼロノイズ補間(CLP-ZNE)プロトコルを提案する。 この方法は1次元接続を持つ量子回路の対称性を利用して、循環回路レイアウトの置換平均値からゼロノイズレベルへの期待値を外挿する。 IBM Torino量子コンピュータをモデル化したノイズチャネルに対してベンチマークを行うと、プロトコル仕様に応じて典型的な期待値誤差を桁違いに削減する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Increasing the utility of currently available Noisy Intermediate-Scale Quantum (NISQ) devices requires developing efficient methods to mitigate hardware errors, taking into account the constraints of these devices such as medium number of qubits and limited connectivity between them. In this work we propose a novel Cyclic Layout Permutations based Zero Noise Extrapolation (CLP-ZNE) protocol for such a task. The method leverages the inherent non-uniformity of gate errors in NISQ hardware and exploits symmetries of quantum circuits with one-dimensional connectivity to extrapolate the expectation value, averaged over cyclic circuit layout permutations, to the level of zero noise. In contrast to the previous layout permutation based approaches, for $n$ qubit circuit CLP-ZNE requires measurements of only $O(n)$ different circuit layouts to reconstruct the noiseless expected value. When benchmarked against noise channels modeling the IBM Torino quantum computer, the method reduces a typical expectation value error by an order of magnitude, depending on the protocol specifications. By employing a noise model derived from real hardware specifications, including both depolarizing and $T_1/T_2$ relaxation processes, these results give evidence for the applicability of CLP-ZNE to present-day NISQ processors.
• Abstract（参考訳）: 現在利用可能なNISQ(Noisy Intermediate-Scale Quantum)デバイスの有用性を高めるには、中数の量子ビットやそれら間の限られた接続性といったこれらのデバイスの制約を考慮して、ハードウェアエラーを軽減する効率的な方法を開発する必要がある。 本研究では,CLP-ZNE (Zero Noise Extrapolation) プロトコルを新たに提案する。 NISQハードウェアにおけるゲートエラーの固有の非均一性を利用して、1次元接続性を持つ量子回路の対称性を利用して、循環回路レイアウトの置換平均をゼロノイズレベルまで外挿する。 以前のレイアウト置換に基づくアプローチとは対照的に、$n$ qubit 回路 CLP-ZNE の場合、ノイズのない期待値を再構築するためには、O(n)$ の異なる回路レイアウトのみを計測する必要がある。 IBM Torino量子コンピュータをモデル化したノイズチャネルに対してベンチマークを行うと、プロトコル仕様に応じて典型的な期待値誤差を桁違いに削減する。 脱分極処理とT_1/T_2$緩和処理の両方を含む実際のハードウェア仕様から派生したノイズモデルを用いることで、これらの結果は現在のNISQプロセッサにCLP-ZNEが適用可能であることを示す。

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