論文の概要: Event-Driven Digital-Time-Domain Inference Architectures for Tsetlin Machines

• arxiv url: http://arxiv.org/abs/2511.09527v1
• Date: Thu, 13 Nov 2025 02:00:43 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-13 22:34:54.607788
• Title: Event-Driven Digital-Time-Domain Inference Architectures for Tsetlin Machines
• Title（参考訳）: イベント駆動型Tsetlinマシンのディジタルドメイン推論アーキテクチャ
• Authors: Tian Lan, Rishad Shafik, Alex Yakovlev,
• Abstract要約: 機械学習は、未知のサンプルを予測し、入力出力マッピングを近似するためにモデルパラメータに適合する。 これらのモデルは、推論中に広範な算術計算を必要とし、レイテンシと消費電力を増大させる。 本稿では,これらの課題に対処するため,Tsetlin Machine (TM) のディジタル時間領域計算手法を提案する。
• 参考スコア（独自算出の注目度）: 6.161316627062721
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Machine learning fits model parameters to approximate input-output mappings, predicting unknown samples. However, these models often require extensive arithmetic computations during inference, increasing latency and power consumption. This paper proposes a digital-time-domain computing approach for Tsetlin machine (TM) inference process to address these challenges. This approach leverages a delay accumulation mechanism to mitigate the costly arithmetic sums of classes and employs a Winner-Takes-All scheme to replace conventional magnitude comparators. Specifically, a Hamming distance-driven time-domain scheme is implemented for multi-class TMs. Furthermore, differential delay paths, combined with a leading-ones-detector logarithmic delay compression digital-time-domain scheme, are utilised for the coalesced TMs, accommodating both binary-signed and exponential-scale delay accumulation issues. Compared to the functionally equivalent, post-implementation digital TM architecture baseline, the proposed architecture demonstrates orders-of-magnitude improvements in energy efficiency and throughput.
• Abstract（参考訳）: 機械学習は、未知のサンプルを予測し、入力出力マッピングを近似するためにモデルパラメータに適合する。 しかし、これらのモデルは、推論中に広範な算術計算を必要とし、レイテンシと消費電力を増大させる。 本稿では,これらの課題に対処するため,Tsetlin Machine (TM) のディジタル時間領域計算手法を提案する。 このアプローチでは、遅延蓄積機構を活用して、コストのかかるクラスの算術和を緩和し、Winner-Takes-Allスキームを用いて従来の等級コンパレータを置き換える。 具体的には、ハミング距離駆動の時間領域スキームをマルチクラスTMに実装する。 さらに、差分遅延パスと、先行対数対数遅延圧縮デジタル時間領域スキームを併用して、連成TMに利用し、二項符号および指数スケール遅延累積問題を調節する。 機能的に等価な実装後のデジタルTMアーキテクチャのベースラインと比較して、提案アーキテクチャはエネルギー効率とスループットのオーダー・オブ・マグニチュードの改善を示す。

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