論文の概要: A Multi-Stage Optimization Framework for Deploying Learned Image Compression on FPGAs

• arxiv url: http://arxiv.org/abs/2511.17135v1
• Date: Fri, 21 Nov 2025 10:55:44 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-24 18:08:18.979386
• Title: A Multi-Stage Optimization Framework for Deploying Learned Image Compression on FPGAs
• Title（参考訳）: FPGA上での学習画像圧縮のデプロイのための多段階最適化フレームワーク
• Authors: Jiaxun Fang, Li Chen,
• Abstract要約: ディープラーニングベースの画像圧縮(lic)は、最先端のレート歪み(RD)性能を達成したが、これらのモデルをリソース制約付きFPGAにデプロイすることは大きな課題である。 この研究は、高性能浮動小数点モデルと効率的なハードウェアフレンドリな整数ベースの実装とのギャップを埋める、完全なマルチステージ最適化フレームワークを提供する。
• 参考スコア（独自算出の注目度）: 7.577235739757108
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Deep learning-based image compression (LIC) has achieved state-of-the-art rate-distortion (RD) performance, yet deploying these models on resource-constrained FPGAs remains a major challenge. This work presents a complete, multi-stage optimization framework to bridge the gap between high-performance floating-point models and efficient, hardware-friendly integer-based implementations. First, we address the fundamental problem of quantization-induced performance degradation. We propose a Dynamic Range-Aware Quantization (DRAQ) method that uses statistically-calibrated activation clipping and a novel weight regularization scheme to counteract the effects of extreme data outliers and large dynamic ranges, successfully creating a high-fidelity 8-bit integer model. Second, building on this robust foundation, we introduce two hardware-aware optimization techniques tailored for FPGAs. A progressive mixed-precision search algorithm exploits FPGA flexibility to assign optimal, non-uniform bit-widths to each layer, minimizing complexity while preserving performance. Concurrently, a channel pruning method, adapted to work with the Generalized Divisive Normalization (GDN) layers common in LIC, removes model redundancy by eliminating inactive channels. Our comprehensive experiments show that the foundational DRAQ method reduces the BD-rate overhead of a GDN-based model from $30\%$ to $6.3\%$. The subsequent hardware-aware optimizations further reduce computational complexity by over $20\%$ with negligible impact on RD performance, yielding a final model that is both state-of-the-art in efficiency and superior in quality to existing FPGA-based LIC implementations.
• Abstract（参考訳）: ディープラーニングベースの画像圧縮(lic)は、最先端のレート歪み(RD)性能を達成したが、これらのモデルをリソース制約付きFPGAにデプロイすることは大きな課題である。 この研究は、高性能浮動小数点モデルと効率的なハードウェアフレンドリな整数ベースの実装とのギャップを埋める、完全なマルチステージ最適化フレームワークを提供する。 まず,量子化による性能劣化の根本的な問題に対処する。 統計的に校正されたアクティベーションクリッピングと、極端なデータアウトレーヤと大きなダイナミックレンジの影響を対処する新しい重み正規化スキームを用いて、高忠実度8ビット整数モデルの作成に成功した動的レンジ対応量子化(DRAQ)法を提案する。 第二に、この堅牢な基盤の上に構築され、FPGAに適したハードウェア対応最適化技術が2つ導入される。 プログレッシブな混合精度探索アルゴリズムはFPGAの柔軟性を利用して各層に最適で一様でないビット幅を割り当て、性能を保ちながら複雑さを最小限に抑える。 同時に、licに共通する一般化分割正規化(GDN)層で動作するように適応したチャネルプルーニング法は、不活性チャネルを除去することによってモデル冗長性を除去する。 包括的実験により、基礎的DRAQ法はGDNモデルにおけるBD-rateオーバーヘッドを30 %$から6.3 %$に削減することを示した。 その後のハードウェア・アウェアの最適化により、RD性能に無視できない影響を与え、計算複雑性をさらに20 %以上削減する。

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