論文の概要: VeriDispatcher: Multi-Model Dispatching through Pre-Inference Difficulty Prediction for RTL Generation Optimization

• arxiv url: http://arxiv.org/abs/2511.22749v1
• Date: Thu, 27 Nov 2025 20:45:26 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-01 19:47:55.706619
• Title: VeriDispatcher: Multi-Model Dispatching through Pre-Inference Difficulty Prediction for RTL Generation Optimization
• Title（参考訳）: VeriDispatcher: RTL生成最適化のための事前推論困難予測によるマルチモデルディスパッチ
• Authors: Zeng Wang, Weihua Xiao, Minghao Shao, Raghu Vamshi Hemadri, Ozgur Sinanoglu, Muhammad Shafique, Ramesh Karri,
• Abstract要約: 大規模言語モデル(LLM)は、RTL生成において強い性能を示すが、アーキテクチャとトレーニングの違いのため、異なるモデルが異なるタスクで優れている。 本稿では,マルチLLM RTL生成フレームワークであるVeriDispatcherを提案する。
• 参考スコア（独自算出の注目度）: 15.38010259999926
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Large Language Models (LLMs) show strong performance in RTL generation, but different models excel on different tasks because of architecture and training differences. Prior work mainly prompts or finetunes a single model. What remains not well studied is how to coordinate multiple different LLMs so they jointly improve RTL quality while also reducing cost, instead of running all models and choosing the best output. We define this as the multi-LLM RTL generation problem. We propose VeriDispatcher, a multi-LLM RTL generation framework that dispatches each RTL task to suitable LLMs based on pre-inference difficulty prediction. For each model, we train a compact classifier over semantic embeddings of task descriptions, using difficulty scores derived from benchmark variants that combine syntax, structural similarity, and functional correctness. At inference, VeriDispatcher uses these predictors to route tasks to a selected subset of LLMs. Across 10 diverse LLMs on RTLLM and VerilogEval, VeriDispatcher achieves up to 18% accuracy improvement on RTLLM using only 40% of commercial calls, and on VerilogEval maintains accuracy while reducing commercial usage by 25%, enabling cost-effective, high-quality LLM deployment in hardware design automation.
• Abstract（参考訳）: 大規模言語モデル(LLM)は、RTL生成において強い性能を示すが、アーキテクチャとトレーニングの違いのため、異なるモデルが異なるタスクで優れている。 以前の作業は、主に1つのモデルをプロンプトまたは微調整する。 十分に研究されていないのは、複数の異なるLCMを協調してRTLの品質を向上すると同時に、すべてのモデルを実行し、最高の出力を選択するのではなく、コストを削減する方法だ。 我々はこれをマルチLLM RTL生成問題と定義する。 本稿では,マルチLLM RTL生成フレームワークであるVeriDispatcherを提案する。 各モデルに対して、構文、構造的類似性、機能的正当性を組み合わせたベンチマーク変異から得られる難易度スコアを用いて、タスク記述のセマンティック埋め込みよりもコンパクトな分類器を訓練する。 推論では、VeriDispatcherはこれらの予測器を使用して、選択したLLMサブセットにタスクをルーティングする。 VeriDispatcherは、RTLLMとVerilogEvalの10種類のLCMに対して、商用コールの40%しか使用せず、RTLLMの最大18%の精度向上を実現している。

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