論文の概要: Large Language Model for Verilog Code Generation: Literature Review and the Road Ahead

• arxiv url: http://arxiv.org/abs/2512.00020v1
• Date: Wed, 29 Oct 2025 04:14:43 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-07 19:06:32.38916
• Title: Large Language Model for Verilog Code Generation: Literature Review and the Road Ahead
• Title（参考訳）: Verilogコード生成のための大規模言語モデル:文献レビューと道のり
• Authors: Guang Yang, Wei Zheng, Xiang Chen, Dong Liang, Peng Hu, Yukui Yang, Shaohang Peng, Zhenghan Li, Jiahui Feng, Xiao Wei, Kexin Sun, Deyuan Ma, Haotian Cheng, Yiheng Shen, Xing Hu, Terry Yue Zhuo, David Lo,
• Abstract要約: コード生成は、ソフトウェア工学(SE)と人工知能(AI)の交差点で重要な研究領域として登場した。 近年の研究では、Verilogコード生成にLLM(Large Language Models)を適用することに注力している。
• 参考スコア（独自算出の注目度）: 32.55862425757581
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Code generation has emerged as a critical research area at the intersection of Software Engineering (SE) and Artificial Intelligence (AI), attracting significant attention from both academia and industry. Within this broader landscape, Verilog, as a representative hardware description language (HDL), plays a fundamental role in digital circuit design and verification, making its automated generation particularly significant for Electronic Design Automation (EDA). Consequently, recent research has increasingly focused on applying Large Language Models (LLMs) to Verilog code generation, particularly at the Register Transfer Level (RTL), exploring how these AI-driven techniques can be effectively integrated into hardware design workflows. Despite substantial research efforts have explored LLM applications in this domain, a comprehensive survey synthesizing these developments remains absent from the literature. This review fill addresses this gap by providing a systematic literature review of LLM-based methods for Verilog code generation, examining their effectiveness, limitations, and potential for advancing automated hardware design. The review encompasses research work from conferences and journals in the fields of SE, AI, and EDA, encompassing 70 papers published on venues, along with 32 high-quality preprint papers, bringing the total to 102 papers. By answering four key research questions, we aim to (1) identify the LLMs used for Verilog generation, (2) examine the datasets and metrics employed in evaluation, (3) categorize the techniques proposed for Verilog generation, and (4) analyze LLM alignment approaches for Verilog generation. Based on our findings, we have identified a series of limitations of existing studies. Finally, we have outlined a roadmap highlighting potential opportunities for future research endeavors in LLM-assisted hardware design.
• Abstract（参考訳）: コード生成は、ソフトウェア工学(SE)と人工知能(AI)の交差点で重要な研究領域として現れ、学術と産業の両方から大きな注目を集めている。 この広い視野の中で、Verilogは代表的ハードウェア記述言語(HDL)として、デジタル回路設計と検証において基本的な役割を担っており、電子設計自動化(EDA)においてその自動生成は特に重要である。 その結果、最近の研究は、特にレジスタ転送レベル(RTL)において、Verilogコード生成にLarge Language Models(LLMs)を適用することに集中し、これらのAI駆動技術がハードウェア設計ワークフローに効果的に統合される方法を探っている。 この分野におけるLLMの応用に関する大規模な研究努力にもかかわらず、これらの開発を総合的に研究する研究は文献から欠落している。 このレビューは、Verilogコード生成のためのLLMベースの手法の体系的な文献レビューを提供し、その有効性、限界、そして自動ハードウェア設計の進歩の可能性を調べることで、このギャップを埋める。 このレビューは、SE、AI、EDAの分野のカンファレンスやジャーナルの研究作業を含み、70の論文が会場で発行され、32の高品質のプレプリント論文が発行され、合計で102の論文が発行されている。 4つの重要な研究課題に答えることにより,(1)Verilog生成に使用されるLCMの同定,(2)評価に使用されるデータセットとメトリクスの検証,(3)Verilog生成に提案されるテクニックの分類,(4)Verilog生成のためのLCMアライメントアプローチの分析を行う。 以上の結果から,既存の研究の一連の限界を明らかにした。 最後に,LLM支援ハードウェア設計における今後の研究への可能性を示すロードマップを概説した。

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