論文の概要: A High-level Synthesis Toolchain for the Julia Language
- arxiv url: http://arxiv.org/abs/2512.15679v1
- Date: Wed, 17 Dec 2025 18:32:06 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-12-18 17:06:27.101912
- Title: A High-level Synthesis Toolchain for the Julia Language
- Title（参考訳）: ユリア語のための高レベル合成ツールチェーン
- Authors: Benedict Short, Ian McInerney, John Wickerson,
- Abstract要約: 本稿では,Juliaプログラミング言語で記述されたカーネルをSystemVerilogに自動コンパイルすることで,開発プロセスを統一するMLIRベースのコンパイラツールチェーンを提案する。
我々のツールチェーンは動的および静的なスケジューリングをサポートし、AXI4-Streamプロトコルと直接統合し、ベンダーに依存しないRTLを生成する。
このプロトタイプツールチェーンは、実際のFPGAデバイス上で100MHzで動作する一連の信号処理/数学的ベンチマークを合成することができる。
- 参考スコア（独自算出の注目度）: 1.7995266833057173
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: With the push towards Exascale computing and data-driven methods, problem sizes have increased dramatically, increasing the computational requirements of the underlying algorithms. This has led to a push to offload computations to general purpose hardware accelerators such as GPUs and TPUs, and a renewed interest in designing problem-specific accelerators using FPGAs. However, the development process of these problem-specific accelerators currently suffers from the "two-language problem": algorithms are developed in one (usually higher-level) language, but the kernels are implemented in another language at a completely different level of abstraction and requiring fundamentally different expertise. To address this problem, we propose a new MLIR-based compiler toolchain that unifies the development process by automatically compiling kernels written in the Julia programming language into SystemVerilog without the need for any additional directives or language customisations. Our toolchain supports both dynamic and static scheduling, directly integrates with the AXI4-Stream protocol to interface with subsystems like on- and off-chip memory, and generates vendor-agnostic RTL. This prototype toolchain is able to synthesize a set of signal processing/mathematical benchmarks that can operate at 100MHz on real FPGA devices, achieving between 59.71% and 82.6% of the throughput of designs generated by state-of-the-art toolchains that only compile from low-level languages like C or C++. Overall, this toolchain allows domain experts to write compute kernels in Julia as they normally would, and then retarget them to an FPGA without additional pragmas or modifications.
- Abstract（参考訳）: Exascaleコンピューティングとデータ駆動方式の推進により、問題のサイズが劇的に増加し、基礎となるアルゴリズムの計算要求が増加した。
これにより、GPUやTPUといった汎用ハードウェアアクセラレータへの計算のオフロードが推進され、FPGAを使った問題固有のアクセラレータの設計への新たな関心が高まった。
アルゴリズムは1つの(通常は高レベルな)言語で開発されるが、カーネルは完全に異なる抽象レベルで実装され、根本的に異なる専門知識を必要とする。
そこで本稿では,Julia プログラミング言語で記述されたカーネルを SystemVerilog に自動コンパイルすることで開発プロセスを統一する MLIR ベースのコンパイラツールチェーンを提案する。
我々のツールチェーンは動的および静的なスケジューリングの両方をサポートし、AXI4-Streamプロトコルと直接統合してオンチップメモリやオフチップメモリなどのサブシステムとインターフェースし、ベンダーに依存しないRTLを生成する。
このプロトタイプツールチェーンは、CやC++のような低レベル言語からしかコンパイルできない最先端のツールチェーンによって生成される設計のスループットの59.71%から82.6%を達成し、実際のFPGAデバイス上で100MHzで動作する一連の信号処理/数学的ベンチマークを合成することができる。
全体として、このツールチェーンにより、ドメインの専門家はJuliaで通常通り計算カーネルを記述し、追加のプラグマや修正なしにFPGAに再ターゲティングすることができる。
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