論文の概要: SPADE: A SIMD Posit-enabled compute engine for Accelerating DNN Efficiency

• arxiv url: http://arxiv.org/abs/2601.17279v1
• Date: Sat, 24 Jan 2026 03:38:11 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-01-27 15:23:07.497932
• Title: SPADE: A SIMD Posit-enabled compute engine for Accelerating DNN Efficiency
• Title（参考訳）: SPADE: DNN効率向上のためのSIMD Posit対応計算エンジン
• Authors: Sonu Kumar, Lavanya Vinnakota, Mukul Lokhande, Santosh Kumar Vishvakarma, Adam Teman,
• Abstract要約: 本研究では,多精度SIMD Posit-based multiplyaccumulate (MAC)アーキテクチャを統一したSPADEを提案する。 従来の単精度や浮動小数点SIMD MACとは異なり、SPADEはレギュラー対応のレーン融合SIMD Positデータパスを導入している。 Xilinx Virtex-7上のFPGA実装では、Posit (8,0) の45.13%のLUTと80%のスライス削減、Posit (16,1) と Posit (32,2) の最大28.44%と17.47%の改善がある。
• 参考スコア（独自算出の注目度）: 0.12314765641075437
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The growing demand for edge-AI systems requires arithmetic units that balance numerical precision, energy efficiency, and compact hardware while supporting diverse formats. Posit arithmetic offers advantages over floating- and fixed-point representations through its tapered precision, wide dynamic range, and improved numerical robustness. This work presents SPADE, a unified multi-precision SIMD Posit-based multiplyaccumulate (MAC) architecture supporting Posit (8,0), Posit (16,1), and Posit (32,2) within a single framework. Unlike prior single-precision or floating/fixed-point SIMD MACs, SPADE introduces a regime-aware, lane-fused SIMD Posit datapath that hierarchically reuses Posit-specific submodules (LOD, complementor, shifter, and multiplier) across 8/16/32-bit precisions without datapath replication. FPGA implementation on a Xilinx Virtex-7 shows 45.13% LUT and 80% slice reduction for Posit (8,0), and up to 28.44% and 17.47% improvement for Posit (16,1) and Posit (32,2) over prior work, with only 6.9% LUT and 14.9% register overhead for multi-precision support. ASIC results across TSMC nodes achieve 1.38 GHz at 6.1 mW (28 nm). Evaluation on MNIST, CIFAR-10/100, and alphabet datasets confirms competitive inference accuracy.
• Abstract（参考訳）: エッジAIシステムの需要が高まっているため、様々なフォーマットをサポートしながら、数値精度、エネルギー効率、コンパクトハードウェアのバランスをとる算術ユニットが必要である。 ポジット算術は、テーパー付き精度、広いダイナミックレンジ、数値ロバスト性の改善を通じて浮動小数点および不動小数点表現よりも有利である。 本研究は,Posit (8,0), Posit (16,1), Posit (32,2) をサポートする多精度SIMD Posit-based multiplyaccumulate (MAC) アーキテクチャであるSPADEを提案する。 従来の単一精度や浮動小数点SIMD MACとは異なり、SPADEは、データパスレプリケーションなしで8/16/32ビットの精度でPosit固有のサブモジュール(LOD、補足子、シフト器、乗算器)を階層的に再利用する、レギュラー対応のSIMD Positデータパスを導入している。 Xilinx Virtex-7 上のFPGA実装では、Posit (8,0) の45.13% LUTと80%のスライスを削減し、前回の作業で Posit (16,1) と Posit (32,2) の最大28.44%と17.47%の改善を実現した。 ASIC は TSMC ノード間で 6.1 mW (28 nm) で 1.38 GHz を達成する。 MNIST, CIFAR-10/100, およびアルファベットデータセットの評価は競合推論精度を確認する。

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