論文の概要: Hardware-Aware Model Design and Training of Silicon-based Analog Neural Networks

• arxiv url: http://arxiv.org/abs/2601.19905v1
• Date: Mon, 08 Dec 2025 10:11:13 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-02-09 02:03:42.125598
• Title: Hardware-Aware Model Design and Training of Silicon-based Analog Neural Networks
• Title（参考訳）: シリコン系アナログニューラルネットワークのハードウェア・アウェアモデル設計と学習
• Authors: Giulio Filippeschi, Mirko Brazzini, Cristhopher Mosquera, Marco Lanuzza, Alessandro Catania, Sebastiano Strangio, Giuseppe Iannaccone,
• Abstract要約: 物理インフォームドハードウェア・アウェアモデルを用いてニューラルネットワークを再トレーニングすることにより、理想的なネットワークモデルの推論精度を完全に回復できることを示す。 これは、アナログニューラルネットワークの忠実性を改善するデフォルトオプションよりも、スケーラビリティと統合密度に有望である。
• 参考スコア（独自算出の注目度）: 33.83993649730681
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Silicon-based analog neural networks physically embody the ideal neural network model in an approximate way. We show that by retraining the neural network using a physics-informed hardware-aware model one can fully recover the inference accuracy of the ideal network model even in the presence of significant non-idealities. This is way more promising for scalability and integration density than the default option of improving the fidelity of the analog neural network at the cost of significant energy, area, and design overhead, through extensive calibration and conservative analog design. We first present a physics-informed hardware-aware model for a time-domain vector-matrix multiplier implemented with single-transistor floating-gate memory cells that explicitly accounts for two dominant non-idealities of the physical implementation - capacitive crosstalk and bit-line voltage drop - and integrates seamlessly with modern deep-learning workflows. The model discretizes each operation into adaptive time slots, processes activation patterns in parallel, and accumulates their contributions to predict effective multiplier outputs. Using measurements from a 16x16 silicon array, we calibrate the model, show that crosstalk is layout-dependent and often dominant, and introduce an improved weight-extraction procedure that doubles signal-to-error ratio versus an ideal vector-matrix multiplier model. Finally, we show that by training silicon-based analog neural networks using an hardware-aware model in the forward pass we can recover the accuracy of the ideal software networks across three architectures -- custom MLP on low-resolution MNIST, LeNet-5 on MNIST, and a VGG-style CNN on CIFAR-10 - establishing a complete design-to-deployment workflow for time-domain analog neuromorphic chips.
• Abstract（参考訳）: シリコンベースのアナログニューラルネットワークは、理想的なニューラルネットワークモデルを近似的に具現化している。 物理インフォームドハードウェア・アウェアモデルを用いてニューラルネットワークを再トレーニングすることにより、重要な非理想性が存在する場合でも、理想的なネットワークモデルの推論精度を完全に回復できることを示す。 これは、広範囲なキャリブレーションと保守的なアナログ設計を通じて、かなりのエネルギー、面積、設計オーバーヘッドを犠牲にしてアナログニューラルネットワークの忠実度を改善するというデフォルトオプションよりも、スケーラビリティと統合密度に有望である。 まず、単一トランジスタ浮動小数点ゲートメモリセルで実装された時間領域ベクトル行列乗算器のための物理インフォームドハードウェア・アウェア・モデルについて、物理実装における2つの非理想性 – 容量的クロストークとビット線電圧降下 – を明確に説明し、現代のディープラーニングワークフローとシームレスに統合する。 モデルは各操作を適応時間スロットに離散化し、アクティベーションパターンを並列に処理し、それらのコントリビューションを蓄積して効果的な乗算器出力を予測する。 16x16のシリコンアレイからの測定値を用いてモデルのキャリブレーションを行い、クロストークがレイアウトに依存しており、しばしば支配的であることを示す。 最後に,シリコンベースのアナログニューラルネットワークをフォワードパスでハードウェア認識モデルを用いてトレーニングすることにより,低解像度のMNIST上でのカスタムMLP,MNIST上でのLeNet-5,CIFAR-10上でのVGGスタイルのCNNという,3つのアーキテクチャにわたる理想的なソフトウェアネットワークの精度を回復できることを示す。

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