論文の概要: Continuous-Flow Data-Rate-Aware CNN Inference on FPGA

• arxiv url: http://arxiv.org/abs/2601.19940v1
• Date: Fri, 16 Jan 2026 17:27:19 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-02-02 02:21:38.56765
• Title: Continuous-Flow Data-Rate-Aware CNN Inference on FPGA
• Title（参考訳）: FPGA上の連続流れデータレート対応CNN推論
• Authors: Tobias Habermann, Michael Mecik, Zhenyu Wang, César David Vera, Martin Kumm, Mario Garrido,
• Abstract要約: この研究は、データレート対応の連続フローCNNアーキテクチャを設計するための新しいアプローチを示す。 提案手法は,データレートの低い信号をインターリーブし,ハードウェアユニットを共有することにより,ハードウェア利用率を100%近く確保する。 その結果,MobileNetのような複雑なCNNを単一FPGA上で高いスループットで実装できる計算論理の保存が可能であることが示唆された。
• 参考スコア（独自算出の注目度）: 6.473184145566098
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Among hardware accelerators for deep-learning inference, data flow implementations offer low latency and high throughput capabilities. In these architectures, each neuron is mapped to a dedicated hardware unit, making them well-suited for field-programmable gate array (FPGA) implementation. Previous unrolled implementations mostly focus on fully connected networks because of their simplicity, although it is well known that convolutional neural networks (CNNs) require fewer computations for the same accuracy. When observing the data flow in CNNs, pooling layers and convolutional layers with a stride larger than one, the number of data at their output is reduced with respect to their input. This data reduction strongly affects the data rate in a fully parallel implementation, making hardware units heavily underutilized unless it is handled properly. This work addresses this issue by analyzing the data flow of CNNs and presents a novel approach to designing data-rate-aware, continuous-flow CNN architectures. The proposed approach ensures a high hardware utilization close to 100% by interleaving low data rate signals and sharing hardware units, as well as using the right parallelization to achieve the throughput of a fully parallel implementation. The results show that a significant amount of the arithmetic logic can be saved, which allows implementing complex CNNs like MobileNet on a single FPGA with high throughput.
• Abstract（参考訳）: ディープラーニング推論のためのハードウェアアクセラレータの中で、データフローの実装は低レイテンシと高スループット機能を提供する。 これらのアーキテクチャでは、各ニューロンは専用ハードウェアユニットにマッピングされ、フィールドプログラマブルゲートアレイ(FPGA)の実装に適している。 従来のアンロール実装は、その単純さから、完全に接続されたネットワークに重点を置いていたが、畳み込みニューラルネットワーク(CNN)は、同じ精度で計算を減らすことはよく知られている。 CNN、プーリング層、畳み込み層において1より大きいストライドでデータフローを観察すると、その入力に対して出力時のデータ数が減少する。 このデータ削減は、完全に並列な実装におけるデータレートに強く影響を与え、ハードウェアユニットが適切に処理されない限り、過小評価される。 この研究は、CNNのデータフローを分析してこの問題に対処し、データレートを意識した連続フローCNNアーキテクチャを設計するための新しいアプローチを提案する。 提案手法は,データレートの低い信号をインターリーブし,ハードウェアユニットを共有することにより,100%に近い高いハードウェア利用を確保するとともに,完全な並列実装のスループットを実現するために,正しい並列化を利用する。 その結果,高いスループットでシングルFPGA上でMobileNetのような複雑なCNNを実装することができる。

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