論文の概要: LocalV: Exploiting Information Locality for IP-level Verilog Generation

• arxiv url: http://arxiv.org/abs/2602.00704v1
• Date: Sat, 31 Jan 2026 13:01:16 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-02-03 19:28:33.347343
• Title: LocalV: Exploiting Information Locality for IP-level Verilog Generation
• Title（参考訳）: LocalV:IPレベルのVerilog生成のための情報ローカリティのエクスプロイト
• Authors: Hanqi Lyu, Di Huang, Yaoyu Zhu, Kangcheng Liu, Bohan Dou, Chongxiao Li, Pengwei Jin, Shuyao Cheng, Rui Zhang, Zidong Du, Qi Guo, Xing Hu, Yunji Chen,
• Abstract要約: レジスター・トランスファー・レベル(RTL)コードの生成は、デジタルハードウェア設計において不可欠だが労働集約的なステップである。 既存のアプローチには、細調整されたドメイン固有モデルと高度なエージェントベースのシステムストラグルが含まれ、産業用IPレベルの設計タスクにスケールする。 モジュールハードウェア設計における情報局所性を活用するマルチエージェントフレームワークであるLocalVを提案する。
• 参考スコア（独自算出の注目度）: 45.78831906080782
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The generation of Register-Transfer Level (RTL) code is a crucial yet labor-intensive step in digital hardware design, traditionally requiring engineers to manually translate complex specifications into thousands of lines of synthesizable Hardware Description Language (HDL) code. While Large Language Models (LLMs) have shown promise in automating this process, existing approaches-including fine-tuned domain-specific models and advanced agent-based systems-struggle to scale to industrial IP-level design tasks. We identify three key challenges: (1) handling long, highly detailed documents, where critical interface constraints become buried in unrelated submodule descriptions; (2) generating long RTL code, where both syntactic and semantic correctness degrade sharply with increasing output length; and (3) navigating the complex debugging cycles required for functional verification through simulation and waveform analysis. To overcome these challenges, we propose LocalV, a multi-agent framework that leverages information locality in modular hardware design. LocalV decomposes the long-document to long-code generation problem into a set of short-document, short-code tasks, enabling scalable generation and debugging. Specifically, LocalV integrates hierarchical document partitioning, task planning, localized code generation, interface-consistent merging, and AST-guided locality-aware debugging. Experiments on RealBench, an IP-level Verilog generation benchmark, demonstrate that LocalV substantially outperforms state-of-the-art (SOTA) LLMs and agents, achieving a pass rate of 45.0% compared to 21.6%.
• Abstract（参考訳）: レジスター・トランスファー・レベル(RTL)コードの生成は、デジタルハードウェア設計において不可欠だが労働集約的なステップであり、伝統的に、複雑な仕様を数千行の合成可能なハードウェア記述言語(HDL)コードに手動で翻訳する必要がある。 LLM(Large Language Models)は、このプロセスの自動化を約束しているが、既存のアプローチには、細調整されたドメイン固有モデルや、産業用IPレベルの設計タスクにスケールするための高度なエージェントベースのシステムストラグルが含まれる。 我々は,(1)非関係なサブモジュール記述に重要なインターフェース制約が埋もれてしまうような,非常に詳細なドキュメントを扱う,(2)構文的および意味的正当性が出力長の増加とともに急激に低下するRTLコードを生成する,(3)シミュレーションと波形解析によって機能検証に必要な複雑なデバッグサイクルをナビゲートする,という3つの重要な課題を識別する。 これらの課題を克服するために,モジュールハードウェア設計における情報局所性を活用するマルチエージェントフレームワークであるLocalVを提案する。 LocalVは、長いドキュメントから長いコードの生成問題を、一連の短いドキュメント、短いコードタスクに分解し、スケーラブルな生成とデバッグを可能にする。 特に、LocalVは階層的なドキュメント分割、タスク計画、ローカライズされたコード生成、インターフェイス一貫性のマージ、AST誘導のローカリティ対応デバッグを統合している。 IPレベルのVerilog生成ベンチマークであるRealBenchの実験では、LocalVは最先端(SOTA)のLSMとエージェントを大幅に上回り、21.6%に比べて45.0%のパスレートを達成した。

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