論文の概要: Hardware-Friendly Randomization: Enabling Random-Access and Minimal Wiring in FHE Accelerators with Low Total Cost

• arxiv url: http://arxiv.org/abs/2602.19550v1
• Date: Mon, 23 Feb 2026 06:49:32 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-02-24 17:42:02.70417
• Title: Hardware-Friendly Randomization: Enabling Random-Access and Minimal Wiring in FHE Accelerators with Low Total Cost
• Title（参考訳）: ハードウェアフレンドリーなランダム化:低コストFHE加速器におけるランダムアクセシビリティと最小配線の実現
• Authors: Ilan Rosenfeld, Noam Kleinburd, Hillel Chapman, Dror Reuven,
• Abstract要約: Ring-Learning With Errors問題は、効率的な暗号化スキームのバックボーンを形成する。 このオーバーヘッドを減らす技術は、決定論的プロセスを通じてクライアント側の小さなシードから$a$を生成します。 通信遅延とメモリフットプリントの低減を維持するアプローチの利点を詳述する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The Ring-Learning With Errors (RLWE) problem forms the backbone of highly efficient Fully Homomorphic Encryption (FHE) schemes. A significant component of the RLWE public key and ciphertext of the form $(b,a)$ is the uniformly random polynomial $a \in R_q$ . While essential for security, the communication overhead of transmitting $a$ from client to server, and inputting it into a hardware accelerator, can be substantial, especially for FHE accelerators aiming at high acceleration factors. A known technique in reducing this overhead generates $a$ from a small seed on the client side via a deterministic process, transmits only the seed, and generates $a$ on-the-fly within the accelerator. Challenges in the hardware implementation of an accelerator include wiring (density and power), compute area, compute power as well as flexibility in scheduling of on-the-fly generation instructions. This extended abstract proposes a concrete scheme and parameters wherein these practical challenges are addressed. We detail the benefits of our approach, which maintains the reduction in communication latency and memory footprint, while allowing parallel generation of uniformly distributed samples, relaxed wiring requirements, unrestricted randomaccess to RNS limbs, and results in an extremely low overhead on the client side (i.e. less than 3%) during the key generation process. The proposed scheme eliminates the need for thick metal layers for randomness distribution and prevents the power consumption of the PRNG subsystem from scaling prohibitively with the acceleration factor, potentially saving tens of Watts per accelerator chip in high-throughput configurations.
• Abstract（参考訳）: RLWE(Ring-Learning With Errors)問題は、FHE(Fully Homomorphic Encryption)スキームのバックボーンを形成する。 RLWE公開鍵と$(b,a)$という形の暗号文の重要な成分は、一様ランダム多項式 $a \in R_q$ である。 セキュリティには不可欠だが、クライアントからサーバへ$a$を送信し、それをハードウェアアクセラレータに入力する通信オーバーヘッドは、特に高いアクセラレーション係数を目標とするFHEアクセラレーターにとって、かなり大きい。 このオーバーヘッドを減らすための既知のテクニックは、決定論的プロセスを通じてクライアント側の小さなシードから$a$を生成し、シードのみを送信し、アクセラレータ内で$a$をオンザフライで生成する。 アクセラレーターのハードウェア実装における課題は、配線(密度とパワー)、計算領域、計算能力、およびオンザフライ生成命令のスケジューリングにおける柔軟性である。 この拡張抽象概念は、これらの実践的な課題に対処する具体的なスキームとパラメータを提案する。 通信遅延とメモリフットプリントの低減を維持しつつ、一様に分散されたサンプルの並列生成を可能にし、配線要求を緩和し、RSSの手足へのランダムアクセスを制限せず、キー生成プロセスにおいてクライアント側(すなわち3%未満)のオーバーヘッドを極端に低くする手法の利点を詳述する。 提案方式では, PRNGサブシステムの電力消費をアクセラレーション係数で禁忌にし, アクセラレーションチップ当たり数十ワットのWattを高スループット構成で節約できる可能性が示唆された。

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